低电平信号VGL作为驱动信号OUT并提供至驱动信号输出线。
[0045]本实施例中，通过输入模块101控制触发信号STV是否输出到第一节点A、通过控制模块102控制导通信号VP是否输出到第二节点B，从而使输出模块103响应于第一节点A和第二节点B的信号选择高电平信号VGH或低电平信号VGL作驱动信号OUT并输出，以调节输出模块103的输出信号相比触发信号STV进行了移位并具有相同脉冲宽度，输出信号的脉冲宽度随触发信号STV的脉冲宽度改变而改变，实现移位寄存器的输出信号的脉冲宽度灵活调节。
[0046]当然，对于输入模块101、控制模块102和输出模块103，均具有各自具体的电路结构，并共同组成该移位寄存器的电路结构，例如:
[0047]优选的，输入模块101包括第一晶体管；
[0048]第一晶体管的栅极电连接第一时钟信号线，第一晶体管的漏极电连接第一节点，第一晶体管的源极电连接触发信号线。
[0049]优选的，控制模块102包括第二晶体管、第三晶体管、第四晶体管、第五晶体管；
[0050]第二晶体管的栅极电连接第一节点，第二晶体管的源极电连接第一时钟信号线，第二晶体管的漏极电连接控制模块102内部的第三节点；
[0051]第三晶体管的栅极电连接第一时钟信号线，第三晶体管的源极、第四晶体管的源极和第一电容的第一端电连接导通信号线，第三晶体管的漏极、第一电容的第二端和第五晶体管的栅极电连接第三节点；
[0052]第四晶体管的栅极电连接第二时钟信号线，第四晶体管的漏极电连接第五晶体管的源极；
[0053]第五晶体管的漏极电连接第二节点。
[0054]优选的，输出模块103包括第六晶体、第七晶体管、第八晶体管、第二电容和第三电容；
[0055]第六晶体管的栅极电连接第一节点，第六晶体管的源极、第七晶体管的源极和第二电容的第一端电连接高电平信号线，第六晶体管的漏极、第七晶体管的栅极和第二电容的第二端电连接第二节点；
[0056]第七晶体管的漏极、第八晶体管的漏极和第三电容的第一端电连接驱动信号输出线；
[0057]第八晶体管的栅极和第三电容的第二端电连接第一节点。
[0058]通过上述输入模块101、控制模块102和输出模块103各自相应的具体电路，从实现由输入模块101控制触发信号STV是否输出到第一节点A、通过控制模块102控制导通信号VP是否输出到第二节点B，从而使输出模块103响应于第一节点A和第二节点B的信号选择高电平信号VGH或低电平信号VGL作驱动信号OUT并输出，以调节输出模块103的输出信号相比触发信号STV进行了移位并具有相同脉冲宽度，输出信号的脉冲宽度随触发信号STV的脉冲宽度改变而改变，实现移位寄存器的输出信号的脉冲宽度灵活调节。
[0059]为了更详细说明图1所示的移位寄存器，参见图2，提供了该移位寄存器的具体的电路结构示意图，该移位寄存器包括:第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一电容Cl、第二电容C2和第三电容C3;
[0060]第一晶体管Tl的栅极电连接第一时钟信号线，第一晶体管Tl的漏极电连接第一节点，第一晶体管Tl的源极电连接触发信号线STV;
[0061]第二晶体管T2的栅极电连接第一节点，第二晶体管T2的源极电连接第一时钟信号线，第二晶体管T2的漏极电连接控制模块内部的第三节点；
[0062]第三晶体管T3的栅极电连接第一时钟信号线，第三晶体管T3的源极、第四晶体管T4的源极和第一电容的第一端电连接导通信号线，第三晶体管T3的漏极、第一电容的第二端和第五晶体管Τ5的栅极电连接第三节点；
[0063]第四晶体管Τ4的栅极电连接第二时钟信号线，第四晶体管Τ4的漏极电连接第五晶体管Τ5的源极；
[0064]第五晶体管Τ5的漏极电连接第二节点；
[0065]第六晶体管Τ6的栅极电连接第一节点，第六晶体管Τ6的源极、第七晶体管Τ7的源极和第二电容的第一端电连接高电平信号线，第六晶体管Τ6的漏极、第七晶体管Τ7的栅极和第二电容的第二端电连接第二节点；
[0066]第七晶体管Τ7的漏极、第八晶体管Τ8的漏极和第三电容的第一端电连接驱动信号输出线；
[0067]第八晶体管Τ8的栅极和第三电容的第二端电连接第一节点。
[0068]优选的，上述的第一晶体管Tl至第八晶体管Τ8均为P型晶体管，导通信号VP则为低电平信号。
[0069]以图2所示的移位寄存器的电路结构、及输入的触发信号STV的脉冲宽度为两倍的栅扫描时长(每一栅扫描时长为H)为例，结合图3所示的时序图进行说明，即触发信号STV的脉冲宽度为2Η，其中每时间段的时长等于栅扫描时长H，如下:
[0070]第一时间段
[0071]第一时钟信号CKl为低电平，触发信号STV、第二时钟信号CK2为高电平，第一晶体管Tl打开将触发信号STV提供到第一节点Α，使第一节点A为高电平，第二晶体管Τ2、第四晶体管Τ4、第六晶体管Τ6和第八晶体管Τ8关断；
[0072]第三晶体管Τ3打开，将导通信号VP提供至第三节点C，即第三节点C为低电平，并使第五晶体管Τ5打开；
[0073]但是由于上一帧扫描过程，第二电容C2的保持作用，第二节点B为高电平，第七晶体管Τ7关断；
[0074]同时，由于第三电容C3的保持作用，输出信号OUT保持上一帧扫描时的状态，为低电平。
[0075]第二时间段
[0076]阶段2:第一时钟信号CKl为高电平和触发信号STV为高电平，第二时钟信号CK2为低电平，第四晶体管Τ4和第五晶体管Τ5打开并将导通信号VP提供到第二节点B，第二节点B转为低电平；
[0077]第一节点A保持高电平，第三节点C保持低电平，第七晶体管打开，其它的晶体管关断，从而使高电平信号VGH提供到驱动信号输出线，即驱动信号OUT为高电平。
[0078]第三时间段
[0079]触发信号STV为低电平，第一时钟信号CKl和第二时钟信号CK2为高电平，第一晶体管Tl关断，从而第一节点A保持高电平；
[0080]第五晶体管Τ5和第七晶体管Τ7打开，其它晶体管关断，第二节点B保持低电平，第三节点C保持低电平，由于第七晶体管Τ7打开，则使高电平信号VGH提供到驱动信号输出线，即驱动信号OUT为高电平。
[0081 ] 第四时间段
[0082]触发信号STV和第一时钟信号CKl为低电平，第二时钟信号CK2为高电平，第三晶体管T3打开，导通信号VP提供到第三节点C，使第三节点C为低电平；
[0083]第一晶体管Tl打开，触发信号STV提供到第一节点A，第一节点A为低电平，使得第六晶体管T6打开，并使高电平信号VGH提供到第二节点，使得第二节点B为高电平；
[0084]第一节点A低电平使得第八晶体管T8打开，第二节点B的高电平使得第七晶体管T7关断，从而由第八晶体管T8使低电平信号VGL提供到驱动信号输出线，即驱动信号OUT为低电平。
[0085]当然，对于不同的脉冲宽度的触发信号STV，其原理同上，因此可以随意改变触发信号STV的脉冲宽度，以适应目前更灵活的栅极扫描，需要说明的是，触发信号STV的连续的高电平脉冲宽度需要大于或等于2H。
[0086]实施例二
[0087]如图4所示，本实用新型实施例提供另一种移位寄存器，包括:
[0088]输入模块101，与提供触发信号STV的触发信号线、提供第一时钟信号CKl的第一时钟信号线和第一节点A电连接，用于控制触发信线提供的触发信号STV是否输出到第一节点A；
[0089]控制模块102，与第一节点A、第二节点B、第一时钟信号线、提供第二时钟信号CK2
的第二时钟信号线和提供导通信号VP的导通信号线电连接，用于控制导通信号线提供的导通信号VP是否输出到第二节点B;
[0090]输出模块i03，与第一节点A、第二节点B、提供高电平信号VGH的高电平信号线、提供低电平信号VGL的低电平信号线和输出驱动信号OUT的驱动信号输出线电连接，用于响应于第一节点A和第二节点B的信号，选择高电平信号线提供的高电平信号VGH或低电平信号线的低电平信号VGL作为驱动信号OUT并提供至驱动信号输出线。
[0091]还包括稳压模块104，与所述第一节点A、所述第二节点B、提供第三时钟信号CK3的第三时钟信号线和所述高电平信号线电连接，用于响应所述第二节点B的信号和所述第三时钟信号CK3，控制所述高电平信号线提供的高电平信号VGH是否输出到所述第一节点A。
[0092]本实施例中，通过输入模块101控制触发信号STV是否输出到第一节点A、通过控制模块102控制导通信号VP是否输出到第二节点B，