专利名称：直接计算金氧半场效晶体管界面缺陷量的方法
技术领域：
本发明涉及半导体晶圆测试方式，尤指一种精确且快速的计算金氧半场效晶体管(MOSFET)元件中栅极氧化层(gate oxide)界面缺陷(interfacetraps)数量的方法。此法可以提供诸如栅极氧化层界面缺陷数量的计量、栅极氧化层薄膜品质的监测、元件有效物理通道长度、超小型元件可靠性的评测等，任何与栅极氧化层界面缺陷有关的检测分析。
背景技术：
近年来，半导体工艺把MOSFET元件技术由次微米、深次微米推进到纳米(nanometer)级尺度。根据美国半导体产业协会(SIA)所提出的国际半导体技术准则(ITRS roadmap)预测——到了公元2002年，元件栅极线宽将小于0.1微米，所需采用的栅极氧化层厚度约为12-15埃(，angstrom)。然而，在这种尺寸下的栅极氧化层却发生了一个棘手的问题——界面缺陷(interfacetraps，Nit)发生在栅极氧化层，这会造成载子(carrier)通过通道(channel)时被此缺陷散射(scattering)，降低载子的迁移率(mobility)，影响到数字电路操作速度。然而，在如此薄的栅极氧化层中，却没有任何可行的方法可以用来准确地计算界面缺陷(interface traps，Nit)的数量，以及用来评估超薄(在这泛指小于30埃)栅极氧化层的品质好坏。
如熟习该元件与技术者所知，当一MOSFET元件栅极氧化层厚度降至30埃以下，在元件电性分析时将会发生两种常见的效应——分别为直接隧穿栅极漏电流(Direct Tunneling Gate Leakage，DTGL)以及量子效应(quantum mechanical effect)。这使得要准确的进行元件电性分析及测量变的极其困难。
传统用来分析元件界面缺陷量的方法，乃是利用电容-电压法(Capacitance——Voltage(CV)method)，此法是由Lewis M.Terman在1962年所提出(Solid-State Electronics，Vol.5(5)，p.285-199，LewisM.Terman，1962)。然而这个传统的CV法无法适用于当上述DTGL及量子效应严重发生的情形。亦即，当栅氧化层厚度降至16埃以下时，利用传统的CV法无法精确地评估这种具有超薄栅氧化层元件的品质。此外，此传统CV法的缺点还包括，它必须采以大面积的电容测试结构；而对超小型元件(尤以nanometer元件)测量的结果，它的解析度及准确度不佳。
另一种熟悉的且可被用来分析元件界面缺陷数量的方式，乃是采以电荷泵法(Charge-Pumping(CP)method)，此法已被揭露于许多期刊之中，例如IEEE T-ED，Vol.36，p.1318-1335，P.Heremans et al.，1989；Proc.SSDM，p.841-843，S.S.Chung et al.，1993；IEEE T-ED，Vol.45，No.2，p.512-519，C.Chen et al.，1999；IEEE EDL，Vol.20，No.2，p.92-94，P.Mas son et al.，1999。然而，此法仍会受到DTGL的影响。当栅极氧化层厚度降至直接隧穿范畴(tox＜30埃)，特别是在16埃超薄栅极氧化层界面缺陷的测量上，迄今尚无一种CP法可以准确、快速、且有效地获得令人满意的测量结果；更遑论于12埃以下的超薄栅极氧化层。
因此，随着半导体技术朝着纳米世代推进，对于超薄栅氧化层工艺技术，迫切的需要找到一个可以准确、快速、且有效的计算界面缺陷数量的方法，用来评估栅极氧化层成长工艺/氧化层品质的优劣。
发明内容
据此，本发明的主要目的即在提供一个准确、快速、且有效的方式，来获得MOSFET元件栅极氧化层界面(指channel-gate界面)缺陷及栅极氧化层品质正确的测试结果。
为达上述目的，本发明提供一种用于计算MOSFET元件栅极氧化层中界面缺陷数量的测量方法，该MOSFET元件包含有一源极、一漏极、一基极以及一栅极，该栅极氧化层则位于栅极的正下方，该测量方法包含有(1)该MOSFET元件三端——源极、漏极、基极，接地，栅极给定脉冲——该脉冲的最低点电位Vgl固定，逐渐增加该脉冲的最高点电位Vgh；及(2)依增频CP法，移除CP测量漏电流——分别量得两接近频率的CP曲线，两者漏电流值接近，相扣可得低漏电流的CP曲线。
本发明还提出一种用于计算MOSFET元件栅极氧化层中界面缺陷数量的测量方法，该MOSFET元件包含有一源极、一漏极、一基极以及一栅极，该栅极氧化层则位于栅极的正下方，其特征是该测量方法包含有(1)该MOSFET元件三端——源极、漏极、基极，接地，栅极给定脉冲——该脉冲的最高点电位Vgh固定，逐渐降低该脉冲的最低点电位Vgl；及(2)依增频CP法，移除CP测量漏电流——分别量得两接近频率的CP曲线，两者漏电流值接近，相扣可得低漏电流的CP曲线。
本发明提出的决定MOSFET元件栅极氧化层界面缺陷数量的方法，方法是基于传统的″固定低点脉冲电位的CP测量″(fixed base(gate pulse)level CP measurement)法改良而成，同时利用DTGL漏电流值及正确CP电流值对频率有不同的关系，而得出合理的测量结果。在方法的流程上，主要包括两个步骤(1)建构一个适合低漏电的测量区间；(2)以低漏电流CP法去除寄生的隧穿漏电流。其中，第一步骤仅为找出一个可以适合栅极脉冲(gate pulse)偏压(Vgl及Vgh)的给定区间；而第二步骤即是以(a)高低频CP测量方法或(b)增频CP测量方法来进行。两者的配合，可以更精准的在12-16埃厚度的栅极氧化层中量得CP电流，用来计算界面缺陷的数量。
本发明利用低漏电流电荷泵法，去除该测量中产生的大量寄生漏电流，快速简单的计算出界面缺陷(Nit)数量，而可准确的应用于计算栅极氧化层界面缺陷以及有效评测栅极氧化层成长品质/氧化层工艺。本发明针对超短通道以及12埃到16埃的超薄栅氧化层元件，提供一个新的CP测量法，甚至，在某些元件样本上小于12埃的栅极氧化层上也被证实是可行的；根据实验数据显示，本发明可以成功的应用于采用各种RTNO栅氧化层以及RPN处理的超薄栅极氧化层薄膜的分析；同时，此法当然亦可应用于其他类似工艺成长的氧化层薄膜。因此，只要是与栅极氧化层界面缺陷有关系的分析，诸如栅极界面缺陷的产生、栅极氧化层薄膜品质监测、以及超小型CMOS元件可靠性的评测等，本发明将可提供一个最好的解决方案。
(图1到图3说明可采行的低漏电CP测量架构，以及建构一个适合低漏电测量的测量偏压区间的方法；)图1(a)本发明所采用的低漏电流CP测量架构。其中，对于超薄栅极氧化层会造成直接隧穿漏电流(IGB)，影响元件的CP测量，必须设法排除此漏电流；图1(b)上半部显示在固定低点脉冲电位CP测量中，其区域临界电压(local threshold voltage，VTH)及区域平带电压(local flat-band voltage，Vfb)与高点(high level gate pulse，Vgh)及低点栅极脉冲(low level gatepulse，Vgl)的关系图；下半部显示随着氧化层厚度薄化，在CP测量所可能看到寄生隧穿漏电流产生的情形；其中正常的CP测量曲线通常发生在30埃以上的栅极氧化层厚度；异常的CP测量曲线(curve)通常发生在20埃以下的栅极氧化层厚度；图1(c)本发明所进行的流程方块图；其中主要两个步骤(1)建构一个适合低漏电的测量区间；(2)以低漏电流CP法去除寄生的隧穿漏电流；图2此CP测量架构下的直流栅极隧穿电流成份分析。在此直流(DC)分析下，可以找出一个″IB电流很小″的区域，这个区域可用来建构一个适合低漏电测量的偏压区间；图3此CP测量架构下所测量到的CP测量曲线，此架构可以准确的量得16埃厚度栅氧化层界面缺陷数量；(图4到图5说明两种影响到CP法测量曲线的漏电流产生情形)图4元件通道长度对直流状态IB漏电流产生的影响；随着通道长度变大，IB漏电流越大；图5元件栅极氧化层厚度对CP测量曲线中寄生隧穿电流的影响；在这可以发现，在超薄栅极氧化层中，随着氧化层厚度降低，其漏电流成份将越来越大；(图6到图7说明两种低漏电流的CP测量方式)图6高低频CP测量方法——先分别量得高频(e.g.，high-f＝1MHz)及低频(e.g.，low-f＝10KHz)的CP电流曲线(两者皆含有漏电流)，而把低频的CP电流曲线完全当成是漏电流，两者相扣可得正确的高频(1MHz)CP电流曲线；上图显示测量所得的最大CP电流对频率作图；图7增频CP测量方法——先分别量得两接近频率(e.g.，f1＝1MHz；f1＝800KHz)的CP电流曲线(两者皆含有漏电流)，两者相扣可得正确的(f＝Df＝200KHz)CP电流曲线；上图显示测量所得的最大CP电流对频率做图；(图8到图9移除偏移长度(offset length)ΔL0，降低其对超小型元件中造成的CP测量解析的误差；若在前述的测量中，采用的乃是微米(＞1mm)级元件，此ΔL0对CP测量造成的影响将微乎其微)；图8利用非均匀性界面缺陷产生于MOSFET元件通道(channel)区域的假设，来计算偏移长度(offset length)ΔL0的近似值；若该界面缺陷分布为均匀分布，此ΔL0计算值可以更准；图9分别在同一批工艺(lot)中五片不同氧化层成长方式的晶圆(wafer)中，利用所量得的最大CP电流值(ICP，max)，所计算出的偏移长度(offsetlength)ΔL0；其中，该斜率即可用来计算各工艺成长的氧化层品质。
具体实施例方式
本发明提供一个可以直接且精确计算先进MOSFET元件的栅极氧化层界面缺陷(interface traps，以下简称为Nit)数量的方法。所谓该先进MOSFET元件泛指具有极短通道长度(e.g.，实际栅极长度(Lgate)可小于1微米以下)以及具隧穿漏电流效应范畴的超薄栅极氧化层(e.g.，tox＜30埃开始定义为具隧穿漏电流效应范畴的超薄氧化层)的MOSFET元件。相关于本发明所附的图式及相关实验数据，以当代最先进的集成电路制造技术所制作的纳米级MOSFET元件测试所得。举例来说，在这里采用的MOSFET元件栅极氧化层是采用快速高温氮化氧(Rapid Thermal Nitric Oxide，RTNO)工艺所成长，其氧化层厚度为12-16埃。其中，部分的16埃厚度的氧化层，在设计上增加了一道远程等离子氮化(Remote Plasma Nitridation，RPN)处理，用来降低102-103数量级的隧穿漏电流。而为了制作该先进纳米级元件，用了光刻胶曝光及去除技术，这使得实际栅极长度(Lgate)会比光罩曝光长度(Lmask)小约0.04微米；实际栅极长度设计在0.07-0.18微米的大小。(注本法当然亦可应用于实际栅极长度大于1微米的元件。)请参阅图1(a)，本图探讨此低漏电流CP测量的架构(ChargePumping(CP)Setup)示意图及其漏电流产生情形。在CP测量架构上，源极及漏极连接在一起之后接地、基极接地、在栅极上给定脉冲。
其中IB＝I1-I2＝Recombination Current＝CP Curfent(ICP)IGB＝Gate-Bulk Leakage在这特别说明栅极脉冲的给定方式(请参阅图1(b)的上图)——我们将脉冲的最低点固定在Vgl的电位，缓缓增加最高点脉冲电位Vgh，亦即采用″固定低点脉冲电位的CP测量″。在电荷泵(CP)法的原理上，是把MOSFET元件通道(channel)某一时刻切换到累积(accumulation)区而另一时刻切换到反转(inversion)区，若是氧化层-通道(oxide-channel)间有界面缺陷，它会在这个切换过程中贡献出结合(recombination)电流，此电流即为电荷泵(CP)电流。其一般常见的公式为ICP，max＝f*q*W*L*Nit，其中，ICP，max为最大CP电流，f为栅极脉冲频率，q为电荷常数(1.6×10-19库伦)，W为通道宽度，L为通道长度，Nit为界面缺陷数量。此外，此图亦表示当栅极氧化层厚度进入直接隧穿效应范畴，它会造成栅极漏电流，影响CP测量的准确性。
请参阅图1(b)的下图，本图显示随着氧化层厚度薄化，在CP测量所可能看到寄生的隧穿漏电流产生的情形。其中正常的CP测量曲线通常发生在30埃以上的栅极氧化层厚度；异常的CP测量曲线通常发生在30埃以下的栅极氧化层厚度，其中到了20埃以下其隧穿漏电流将严重到不可忽略。其中栅极氧化层厚度处于直接隧穿范畴(direct tunneling regime)，举凡其漏电流足以影响传统CP测量的厚度范围，皆为本发明限制的范围。
请参阅图1(c)，本图所表示的乃是本发明所采用的流程。主要包含了两个步骤(1)建构一个适合低漏电的测量区间；(2)以低漏电流CP法去除寄生的隧穿漏电流。在后续的讨论中，将会依此流程来一一讨论。
请参阅图2，本图显示此CP测量架构下所量得的直流电性。由于大部分的栅极直接隧穿漏电流都是由源极和漏极端所贡献，少部分是由基极所贡献，所以电荷泵电流仅可由基极端量得。再者，基极端电流很小(e.g.，IB＜10-12～-13或IB＜＜ICP，max)的区域，其VG的最小值可用来订定Vgl值，VG的最大值可用来订定Vgh值，(此区域可以用来建构一个适合低漏电流的测量区间)。只要脉冲电压给定在这个范围内，其量得的CP曲线的漏电流都不至于太大。
请参阅图3，本图显示此CP测量架构下所量得的CP曲线。其中，由于在此我们将栅极脉冲偏压(Vgl及Vgh)定在基极端电流很小的区域，所以在16埃厚度的栅氧化层MOSFET元件中，亦可得出准确的CP电流值。
请参阅图4，本图显示低基极电流区域(低漏电的测量区间)的大小与通道长度的关系。随着通道长度变小，基极漏电流也随之变小，此低基极电流区域将会变大。亦即，更有机会量得准确的CP曲线。
请参阅图5，本图显示随着氧化层厚度变薄，其寄生漏电流产生的情形。其中，加了RPN处理过的栅氧化层漏电流很小，但是造成的却是界面缺陷变多。再者，随着氧化层厚度变薄，即使采用了前述的″低漏电的测量区间″的方法，在12埃的栅氧化层中，所量得的CP曲线亦受到严重的漏电流干扰。为了准确的量取CP曲线，用来计算界面缺陷数量，必须设法将这个寄生的漏电流排除。
请参阅图6及图7，分别描述了两种可以去除寄生隧穿漏电流的低漏电流CP法。若是有漏电流的产生，下列两种方法中的任何一种，皆可移除大部分的漏电流。
(1)高低频CP方法(high-low frequency CP method)如图6所示，首先分别量得高频(e.g.，high-f＝1MHz)及低频(e.g.，low-f＝10KHz)的CP电流曲线。把低频CP电流曲线完全当成是漏电流，两者相扣可得正确的高频(1MHz)CP电流曲线。该高频与低频脉冲的频率，视MOSFET工艺而变，故只要高频频率高到，其所量得的CP电流，主要乃是由正常CP电流及漏电流所共同贡献，即为本发明所定义的高频脉冲范围，只要低频频率低到，其所量得的CP电流，主要乃是由漏电流所贡献，即为本发明所定义的低频脉冲范围。在一个实施例中，该高频频率大于100KHz，低频频率小于100KHz。而栅极脉冲给法还可改为——该脉冲固定最高点电位Vgh，渐减最低点电位Vgl。
(2)增频CP方法(incremental frequency CP method)如图7示，首先分别量得两接近频率(e.g.，f1＝2MHz；f2＝1MHz)的CP电流曲线(两者皆含有漏电流)，两者相扣可得正确的(f＝Δf＝f1-f2＝1MHz)CP电流曲线。两接近频率的定义，视MOSFET工艺而变，故只要其中两频率靠近到可以有效移除CP测量中寄生漏电流，即为本发明所定义的两接近频率的范围。该两接近频率可皆大于1KHz。而栅极脉冲给法也可改为此脉冲固定最高点电位Vgh，渐减最低点电位Vgl。如前面所述，CP电流与f成正比。其中两接近频率(f1及f2，其中f1＞f2)的定义，一般可用(f1-f2)/f1＜＜1来规范。
若将图6中的曲线3与图7中的曲线A相比较，均以1MHz频率所量得的结果为例，可以发现两种方法均可得到不错的结果。值得注意的是，由于第二种方法(增频CP方法)利用两个近频CP曲线中漏电流大小更为接近，可以更准确的移除寄生的漏电流，因此所得到的结果较高低频CP方法可获得更精确的结果，(如图6及图7的上图，可以看出增频CP方法所测量的零CP电流值，位于频率为零的位置，亦即此法可得较准确的结果)。本发明方法经实验结果证实，在栅极氧化层厚度tox≤12的应用上，仍可获得精确有效的CP电流值。
请参阅图8，在此利用非均匀分布的界面缺陷假设，利用长通道(Longchannel)及短通道(Short channel)元件之间的界面缺陷差值，而找出偏移长度(offset length)ΔL0的近似值。若该界面缺陷分布为均匀分布，此ΔL0计算值可以更准。在此所依据的公式，则列于表一。(注找出ΔL0后，可有效排除因为工艺上，造成极小型MOSFET中有效通道长度控制误差变异，造成的CP测量的误差。因为CP测量与实际有效面积有关。)表一 请参阅图9，在此利用增频CP方法所量得的最大CP电流值，在同一批工艺(lot)中五片不同氧化层成长方式的晶圆(wafer)中，所计算出的偏移长度(offset length)ΔL0值。由图9可归纳出(1)较厚的栅氧化层，因为热工艺时间造成热应力(thermal stress)较大，界面缺陷越大；(2)经由RPN处理的栅氧化层有较大的介面缺陷数量；(3)该斜率即可用来计算界面缺陷量，并可用来监测各工艺成长的氧化层品质。
图9中每单位距离的介面缺陷数(Interface Trap per unit width)
Nit*L＝ICP/(fqW)总而言之，本发明针对超短通道以及12埃到16埃的超薄栅氧化层元件，提供一个新的CP测量法，其可以快速简单的计算出界面缺陷(Nit)数量。不论采用上列所说的高低频CP方法或是增频CP方法，都可以获得令人满意的结果。
以上所述，仅为本发明的较佳实施例子。凡依本发明申请专利范围所作的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种用于计算MOSFET元件栅极氧化层中界面缺陷数量的测量方法，该MOSFET元件包含有一源极、一漏极、一基极以及一栅极，该栅极氧化层则位于栅极的正下方，其特征是该测量方法包含有(1)该MOSFET元件三端——源极、漏极、基极，接地，栅极给定脉冲——该脉冲的最低点电位Vgl固定，逐渐增加该脉冲的最高点电位Vgh；及(2)依增频CP法，移除CP测量漏电流——分别量得两接近频率的CP曲线，两者漏电流值接近，相扣可得低漏电流的CP曲线。
2.如权利要求1所述的测量方法，其特征是该栅极氧化层厚度小于30埃。
3.如权利要求1所述的测量方法，其特征是该栅极氧化层厚度处于直接隧穿范畴，其厚度范围所对应的漏电流足以影响传统CP测量。
4.如权利要求1所述的测量方法，其特征是两接近频率的定义，视MOSFET工艺而变，故只要其中两频率靠近到可以有效移除CP测量中寄生漏电流，即为本发明所定义的两接近频率的范围。
5.如权利要求1所述的测量方法，其特征是该两接近频率皆大于1KHz。
6.如权利要求1所述的测量方法，其特征是两接近频率f1及f2的定义，可用(f1-f2)/f1＜＜1来规范，其中f1＞f2。
7.一种用于计算MOSFET元件栅极氧化层中界面缺陷数量的测量方法，该MOSFET元件包含有一源极、一漏极、一基极以及一栅极，该栅极氧化层则位于栅极的正下方，其特征是该测量方法包含有(1)该MOSFET元件三端——源极、漏极、基极，接地，栅极给定脉冲——该脉冲的最高点电位Vgh固定，逐渐降低该脉冲的最低点电位Vgl；及(2)依增频CP法，移除CP测量漏电流——分别量得两接近频率的CP曲线，两者漏电流值接近，相扣可得低漏电流的CP曲线。
全文摘要
一种直接计算金氧半场效晶体管界面缺陷量的方法，主要步骤(1)建构一个适合低漏电的测量区间，找出一个可以适合栅极脉冲(gate pulse)偏压(V
文档编号G01R31/28GK1691303SQ20051006823
公开日2005年11月2日 申请日期2003年1月10日 优先权日2002年6月4日
发明者庄绍勋, 陈尚志, 杨健国, 吴德源 申请人:联华电子股份有限公司