对集成电路具有较高灵活性的时钟网络架构的制作方法
【技术领域】
[0001]本发明涉及集成电路装置(“1C”)。更确切地说，本发明涉及用于IC时钟网络的架构。
【背景技术】
[0002]例如现场可编程门阵列(“FGPA”)等可编程逻辑装置(“PLD”)的时钟网络已使用地区性及全球时钟。常规上，此类地区性时钟仅从此类PLD的“边缘”驱动，且此类全球时钟仅从此类PLD的中心驱动。此类型的时钟网络架构相当不灵活。然而，随着PLD变大，时钟偏斜及/或时钟延迟以及增大的时序不确定性越加成为问题，且此类不灵活性使得解决这些问题中的一者或多者越加成为问题。因此，提供具有较大灵活性以减少这些问题中的一者或多者的IC合乎需要且有用。
【发明内容】
[0003]一种设备包含集成电路，所述集成电路具有在电路块阵列中的时钟网络。所述时钟网络包含布线轨迹、分布主干及时钟叶。所述布线轨迹及所述分布主干是双向的。
[0004]在此类设备中，以下各者中的一或多者可为真。所述布线轨迹及所述分布主干可在所述电路块的边界处分段。所述布线轨迹可包含水平及垂直布线轨迹。所述分布主干可包含水平及垂直分布主干。所述垂直分布主干可包含分别耦合到所述水平分布主干的可选择延迟。一组所述叶可耦合到所述电路块中的一电路块内的所述分布主干中的一水平分布主干，用于将时钟信号从所述水平分布主干提供到所述组所述叶；且互连单元片(interconnect tile)可经配置用于进行局部门控，以用于将所述时钟信号提供到所述组所述叶而不经过所述水平分布主干。所述分布主干的相交点可提供一池时钟根(clockroot)。所述电路块可为可编程资源构造子区，且所述电路块可经配置以耦合到输入/输出块及多千兆位收发器块。所述分布主干的所述相交点可位于所述可编程资源构造子区中。所述设备可包含与所述分布主干相关联的延迟，其中所述延迟可选择性地用于提供渐变延迟。所述设备可包含与所述时钟叶相关联的延迟，其中所述延迟可选择性地用于扩展在所述电路块中的邻近者之间的偏斜不连续性。所述分布主干对于时钟树的在所述时钟叶之前的一部分可为可分段且为双向的。所述分布主干可经耦合用于低偏斜时钟网络或低注入时钟网络。
[0005]还揭示一种包含如上文所描述的第一以及第二集成电路裸片的多裸片系统。所述第一集成电路裸片具有第一时钟布线资源的第一网络，所述第一时钟布线资源中的第一布线轨迹将所述第一集成电路裸片的时钟源耦合到所述第一时钟布线资源中的第二布线轨迹。所述第二集成电路裸片具有第二时钟布线资源的第二网络。所述第二时钟布线资源中的第三布线轨迹耦合到所述第二布线轨迹。电路设计的第一根经由所述第一布线轨迹及所述第二布线轨迹耦合到所述时钟源。所述电路设计的第二根经由所述第一布线轨迹、所述第二布线轨迹及所述第三布线轨迹耦合到所述时钟源。所述第一根位于所述第一集成电路裸片上，且所述第二根位于所述第二集成电路裸片上。
[0006]在此类多裸片系统中，以下各者中的一或多者可为真。所述第一根可位于所述第二布线轨迹与所述第一时钟布线资源的第一分布主干中的一第一分布主干的相交点处。所述第二根可位于所述第三布线轨迹与所述第二时钟布线资源的第二分布主干中的一第二分布主干的相交点处。在一些系统中，所述第一分布主干与所述第二分布主干都不经親合，以用于所述第一集成电路裸片与所述第二集成电路裸片之间的裸片到裸片布线。
[0007]在另一设备中，集成电路裸片具有时钟布线资源网络及时钟源。电路设计具有时钟域的根。所述时钟布线资源的布线轨迹耦合所述时钟源与所述根。所述时钟布线资源的第一分布主干耦合到所述布线轨迹。所述时钟布线资源的第二分布主干耦合所述第一分布主干与所述时钟源。所述第二分布提供用于时钟信号的反馈路径。
[0008]在又一设备中，第一集成电路裸片具有第一时钟布线资源的第一网络。所述第一时钟布线资源的第一布线轨迹将所述第一集成电路裸片的时钟源耦合到所述第一时钟布线资源的第二布线轨迹。第二集成电路裸片具有第二时钟布线资源的第二网络。所述第二时钟布线资源的第三布线轨迹耦合到所述第二布线轨迹。第一根经由所述第一布线轨迹及所述第二布线轨迹耦合到所述时钟源。第二根经由所述第一布线轨迹、所述第二布线轨迹及所述第三布线轨迹耦合到所述时钟源。所述第一根位于所述第一集成电路裸片上。所述第二根位于所述第二集成电路裸片上。
【附图说明】
[0009]附图展示示范性块及电路图。然而，附图不应限制所展示的实例，而是仅用于解释及理解。
[0010]图1为描绘示例性柱状现场可编程门阵列架构的简化框图。
[0011]图2是描绘示范性集成电路的框图。
[0012]图3为图2的框图，其中描绘体现于构造子区(FSR)的子组中的示范性电路。
[0013]图4为图3的框图，其中描绘从时钟源到根的示范性路线。
[0014]图5为图4的框图，其中描绘用于电路云的示范性垂直及水平分布主干。
[0015]图6为图5框的框图，其中描绘时钟网络的示范性时钟叶。
[0016]图7为描绘用于图2的集成电路的示范性时钟布线阶层的框图。
[0017]图8-1及8-2为描绘FSR阵列的相应示范性部分的块/电路图。
[0018]图9到20为根据图1到8-2对多裸片系统的以上描述而描绘相应示范性时钟网络的框图。
[0019]图21-1及21-2(在本文中一起称为“图21”)为描绘用于FSR的示范性时钟网络的电路/框图。
[0020]图22为描绘时钟网络的示范性“叶”的电路/框图。
[0021]图23为描绘FSR的示范性部分的框图。
[0022]图24为描绘互连单元片的示范性部分的电路图。
【具体实施方式】
[0023]在以下描述中，阐述众多特定细节以提供对特定实例的更彻底描述。然而，所属领域的技术人员应显而易见，可在没有以下给出的所有特定细节的情况下实践一或多个实例。在其它情况下，未详细描述众所周知的特征，以免混淆一或多个实例。为了便于说明，在不同的图中使用相同的数字标记以指代相同的项目；然而，所述项目在替代实施例中可为不同的。
[0024]在描述若干图中的说明性地描绘的实例之前，提供总体介绍以有助于进一步的理解。
[0025]如先前所描述，先前时钟网络架构使用地区性及全球时钟的专用网络。地区性时钟受限于从PLD可编程资源阵列的外部边缘进行驱动，且全球时钟受限于从此类阵列的中心进行驱动。
[0026]在记得以上一般理解的情况下，下文描述不同示范性时钟网络架构。如下文所描述，地区性及全球定时功能性已经组合以允许用户从一池时钟资源中选择，以使时钟网络适于体现在可编程资源中的电路设计。此允许体现在可编程资源中的电路设计更紧密地类似于应用特定电路。换句话说，举例来说，根无需处于集成电路裸片的中心或此类集成电路裸片的电路资源布局的中心或特定针对于集成电路裸片的任何其它此类中心地点处，但可相对于体现在可编程资源中的电路设计进行定位。
[0027]更确切地说，用户可相对于此类时钟资源池选择将时钟分布网络的根放置的地点。此允许将根放置在体现于集成电路中的电路设计内的几乎任何地方，且因此不受集成电路自身的根地点的束缚。一般来说，时钟分布网络的根可放置在时钟网络内的任何地方，如下文更详细地描述。为提供此类放置，提供分段且经缓冲的时钟轨迹。时钟分布主干的任选延迟元件可用以至少大致上使时钟偏斜(“偏斜”)调零或均衡。为减小邻近时钟片段之间的偏斜，任选延迟元件可用以减轻或避免保持时序(“保持”)问题。
[0028]因为所描述电路中的一者或多者是使用特定类型的IC来例示，因此下文提供此类IC的详细描述。然而，应理解，具有可编程资源阵列的其它类型的IC可得益于本文所述的实例中的一或多者。
[0029]可编程逻辑装置(“PLD”)为一种周知的集成电路，其可经编程以执行指定逻辑功能。一种类型PLD，现场可编程门阵列(“FPGA”)，通常包含可编程单元片阵列。这些可编程单元片可包含例如输入/输出块(“Ι0Β”)、可配置逻辑块(“CLB”)、专用随机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟锁定环路(“DLL”)等。如本文所使用，“包含”意指包含但不限于。
[0030]每一可编程单元片通常包含可编程互连件及可编程逻辑两者。可编程互连件通常包含由可编程互连点(“PIP”)互连的具有不同长度的大量互连线。可编程逻辑使用可编程元件实施用户设计的逻辑，所述可编程元件可包含例如函数产生器、寄存器、算术逻辑，等。
[0031]可编程互连件及可编程逻辑通常通过将定义如何配置可编程元件的配置数据流加载到内部配置存储器单元中而编程。配置数据可通过外部装置从存储器(例如，从外部PR0M)读取或写入到FPGA中。个别存储器单元的集体状态接着确定FPGA的功能。
[0032]另一种类型的PLD为复合可编程逻辑装置或CPLD。CPLD包含通过互连切换矩阵连接在一起且连接到输入/输出(“I/O”)资源的两个或两个以上“功能块”。CPLD的每一功能块包含类似于用于可编程逻辑阵列(“PLA”)及可编程阵列逻辑(“PAL”)装置中的两层级及/或结构。在CPLD中，配置数据通常以芯片上方式存储于非易失性存储器中。在一些CPLD中，配置数据以芯片上方式存储于非易失性存储器中，接着作为初始配置(编程)序列的部分下载到易失性存储器。
[0033]对于所有这些可编程逻辑装置(“PLD”)，装置的功能性由为所述目的而提供到装置的数据位控制。所述数据位可存储于易失性存储器(例如，静态存储器单元，如在FPGA及一些CPLD中)、非易失性存储器(例如，快闪存储器，如在一些CPLD中)或任何其它类型的记忆体单元中。
[0034]其它PLD通过应用处理层(例如金属层)来进行编程，所述处理层以可编程方式互连装置上的不同元件。这些PLD被称为掩模可编程装置。PLD还可以其它方式实施，例如使用熔断或反熔技术。术语“PLD”及“可编程逻辑装置”包括但不限于这些示范性装置，以及包括仅部分地可编程的装置。举例来说，一种类型的PLD包含硬译码晶体管逻辑与以可编程方式互连硬译码晶体管逻辑的可编程开关构造的组合。<