br>[0035]如上文所示，高级的FPGA可在阵列中包含几个不同类型的可编程逻辑块。举例来说，图1说明包含大量不同可编程单元片的FPGA架构100，所述可编程单元片包含多千兆位收发器(“MGT”)101、可配置逻辑块(“CLB”)102、随机存取存储器块(“BRAM”)103、输入/输出块(“Ι0Β”)104、配置与定时逻辑(“CONFIG/CLOCK”)105、数字信号处理块(“05?”)106、专用输入/输出块(“I/O”)107(例如，配置端口及时钟端口)以及其它可编程逻辑108，例如，数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA还包含专用处理器块(“PR0C”)110。
[0036]在一些FPGA中，每个可编程单元片包含规范化地连接到并连接自每个相邻单元片中的对应互连元件的可编程互连元件(“INT”)111。因此，可编程互连元件结合在一起实施用于所示出的FPGA的可编程互连结构。可编程互连元件111还包含到及自同一单元片内的可编程逻辑元件的连接，如图1的顶部处所包含的实例所示。
[0037]举例来说，CLB 102可包含可经编程以实施用户逻辑的可配置逻辑元件(“CLE”)112，外加单个可编程互连元件(“INT”)111。除一或多个可编程互连元件之外，BRAM103还可包含BRAM逻辑元件(“BRL”)113。通常，包含在单元片中的互连元件的数目取决于所述单元片的高度。在描绘的实例中，BRAM单元片具有与五个CLB相同的高度，但也可使用其他数目(例如，四个)。除适当数目的可编程互连元件之外，DSP单元片106还可包含DSP逻辑元件(“DSPL”)114。除可编程互连元件111的一个实例之外，1B 104还可包含，例如，输入/输出逻辑元件(10L)115的两个实例。如所属领域的技术人员将清楚的，连接到例如I/O逻辑元件115的实际I/O衬垫通常不限制于输入/输出逻辑元件115的区域。
[0038]在所描绘的实例中，(图1中所示的)裸片的中心附近的水平区域用于配置、时钟以及其它控制逻辑。从此水平区域或列延伸的垂直列109用于横跨FPGA的宽度来分配时钟和配置信号。
[0039]一些利用图1中所说明的架构的FPGA包含额外的逻辑块，所述逻辑块破坏组成FPGA的较大部分的规则柱状结构。所述额外的逻辑块可为可编程块及/或专用逻辑。举例来说，处理器块110跨越了若干列CLB及BRAM。
[0040]应注意，图1仅意图说明示范性FPGA架构。举例来说，行中的逻辑块的数目、行的相对宽度、行的数目与顺序、包含在行中的逻辑块的类型、所述逻辑块的相对尺寸，以及包含在图1顶部的互连/逻辑实施方案纯粹是示范性的。举例来说，在实际的FPGA中，CLB的一个以上相邻行通常包含在CLB出现处，以促进用户逻辑的有效实施，但相邻CLB行的数目随FPGA总体尺寸的变化而变化。
[0041]图2为描绘示范性集成电路200的框图。此类集成电路200可为图1的FPGA 100或具有可编程逻辑资源阵列的其它集成电路，如下文更详细地描述。
[0042]集成电路200包含可编程资源的N乘M阵列202。可编程资源可包含CLB、可编程逻辑阵列块(“LAB”)或其它形式的构造子区(“FSR”)203。每一 FSR 203可具有大致相同的高度及宽度，且可包含一组相同的电路资源，即FSR 203可彼此重复。
[0043]FSR 203的此类阵列202可用托架安装于千兆位收发器(“GT”)205的阵列201的顶部及底部，且可用托架安装于1B 206的阵列204的右方及左方，且反之亦然。阵列201及204可形成集成电路200的部分。1B 206可例如为图1的1B 104，且GT 205可为图1的MGT 101。即使说明性地描绘了阵列201、202及204上特定大小，但可对此类阵列使用这些或其它大小。
[0044]图3为图2的框图，其大体描绘体现于FSR 203的子组中的电路(“电路云”)300。电路云300可为任意形状的逻辑云或电路设计。此外，1B 206大体描绘时钟源节点(“时钟源”)301。可识别电路云300连同时钟源301的时钟加载地点。通过识别电路云300的时钟加载地点，时钟网络根(“根”)401可位于此类电路云300的时钟分布网络的中心附近。如大体由星形指示，根401可在电路云300的边界内。
[0045]阵列202可具有时钟网络，例如包含时钟叶及时钟轨迹的时钟网络600。存在两种类型的时钟轨迹，即水平及垂直时钟分布主干(“分布主干”)与水平及垂直时钟布线轨迹(“布线轨迹”)。
[0046]参考图4，展示图3的框图，其描绘从时钟源301到根401的示范性路线400。路线400可由一或多个垂直布线轨迹402及/或一或多个水平布线轨迹403组成，且路线400可称为布线轨迹400。在一实例中，布线轨迹402及403在FSR 203的边界处分段，且此类布线轨迹402及403是双向的。在此实例中，由于路线400在水平方向上延伸到四个FSR203且在垂直方向上延伸到两个FSR 203，因此四个水平布线轨迹片段可用以提供布线轨迹402，且两个垂直布线轨迹片段可用以提供布线轨迹403。在其它实施例中，不同数目的布线轨迹片段可用以提供从时钟源到时钟网络根的路线。
[0047]布线轨迹402及403是专用时钟资源，其可用以提供从时钟源301到任何一或多个水平及垂直分布主干502相交点的路线400。在一个实例中，每FSR 203存在两个此类主干相交点。然而，在其它实施例中，每FSR 203可提供少于或多于两个主干相交点。
[0048]概括地说，例如布线轨迹402及/或403等布线轨迹可用以使用一或多个专用时钟资源将时钟信号路由到例如电路云300等电路设计的分布时钟网络根，例如根401。一般来说，电路设计的时钟网络根为时钟从最接近的共同节点的角度发散的地点。通过能够从时钟源301路由到电路云300的根401，用于任意数目及任意形状的逻辑云的时钟网络可具有一般“定中心”于此类逻辑云的此类时钟网络的时钟节点。能够提供到根401的布线促进减小偏斜，且允许时钟分布网络内的偏斜经均衡、减小或调零。举例来说，通过能够在中心定位时钟信号从其发散到时钟网络的其它部分的共同时钟根节点，此类时钟信号在此类时钟网络中的此类传播的最大延迟量可得以减小。
[0049]即使节点可用以大体指示布线轨迹、分布主干与叶的相交点，但此类相交点在直接金属相交点的意义上不必为结点，但可确切地说涉及用于选择性耦合两个金属或其它导电线的电路，如下文更详细地描述。此外，即使使用连续线来大体指示布线轨迹及分布主干，但此类布线轨迹及分布主干可分别由通过电路耦合到彼此的布线轨迹及/或分布主干的片段形成，如下文更详细地描述。
[0050]通过使布线轨迹从分布主干分离，布线轨迹可对偏斜较不敏感。举例来说，可使用较薄且较窄的金属线形成布线轨迹以便在布局中使用较少空间。此外，通过使布线轨迹从分布主干分离，可简化软件放置算法，因为此类软件放置算法可以布线/分布对处理此类资源。然而，在另一实施例中，相同资源类型可用于布线轨迹及分布主干两者，即用于这些功能两者。
[0051]时钟域或时钟分布子网的根可为经选择以满足电路云的参数的虚拟点。此类根可为此类时钟分布子网从其成扇形散开的中心地点。因此，根的最坏情况可为时钟树或时钟分布子网中的任何两个路径的最接近的共同节点。一或多个布线轨迹可从时钟源节点延伸到分布主干的一或多个相交点。可确定电路云的根地点以减小或最小化时钟偏斜。举例来说，根地点可确定为用于最小化时钟偏斜的最佳地点。一或多个布线轨迹可用以将时钟源路由到电路云的时钟网络根，以用于与至少一个分布主干相交点相交。布线轨迹为用以将时钟源路由到根的专用时钟轨迹，且分布主干为低偏斜时钟资源以将时钟信号从根经由叶而分布到时钟负载。沿着那些线，多个时钟源节点可使用从此类时钟源节点延伸到此类相交点的多个布线轨迹而耦合到分布主干的多个相交点。
[0052]参考图5，展示图4的框图，其描绘用于电路云300的示范性垂直及水平分布主干。到根401的路线400与垂直分布主干501相交。换句话说，从根401，时钟信号可使用垂直分布主干501垂直地分布。在图5的实例中，垂直分布主干501延伸穿过四个邻近FSR 203。有效地，对于此实例，存在用以提供垂直分布主干501的四个垂直分布主干片段，因为电路云300在垂直方向上延伸到四个FSR。沿着那些线，一或多个垂直分布主干片段可用以提供垂直分布主干。水平及垂直的分布主干都在FSR 203的边界处分段。此外，分布主干是双向的，如下文更详细地描述。
[0053]在所描绘实例中，四个水平分布主干502-1到502-4( “分布主干502”)与垂直分布主干501相交。其它实施例中可使用更少或更多的水平分布主干502。分布主干502-1由对应于FSR 203的三个水平分布主干片段形成，电路云300的对应部分延伸到所述片段中；分布主干502-2由对应于FSR 203的四个水平分布主干片段形成，电路云300的对应部分延伸到所述片段中；分布主干502-3由对应于FSR 203的五个水平分布主干片段形成，电路云300的对应部分延伸到所述片段中；且分布主干502-4由对应于FSR 203的四个水平分布主干片段形成，电路云300的对应部分延伸到所述片段中。
[0054]为最小化或减小时钟信号使用垂直分布主干501进行分布时的垂直偏斜，可使用任选延迟511。此类延迟可以编程方式设定以便从与垂直分布主干相交的水平分布主干(即，在此实例中，与垂直分布主干501相交的水平分布主干502)的角度均衡垂直延迟。在此示范性结构中，存在水平分布主干502与垂直主干501的四个相交点401，且这四个相交点401中的一者为根(“根401”)，如用星形指示。根401具有经添加以便至少试图将垂直偏斜调零的最大延迟。最接近根401的相交点401具有次大的所添加延迟量，以此类推，其中距根401最远的相交点401具有最少所添加延迟量。换句话说，水平分布主干502-2具有最大所添加延迟量，其中与水平分布主干502-2相关联的延迟511具有等于二的单位间隔延迟；水平分布主干502-1及502-3具有次大所添加延迟量，其中与此类水平分布主干相关联的延迟511具有等于一的单位间隔延迟；且水平分布主干50