专利名称：半导体存储装置及使用该器件的电子信息装置的制作方法
技术领域：
本发明涉及一种用于像蜂窝电话这样的电子信息装置的半导体存储装置，例如闪速存储器，并涉及使用这种半导体存储装置的电子信息装置。
图9表示传统常规闪速存储器的部分结构框图。
如图9所示，该闪速存储器包括一个具有多个按行和列方向排列的存储单元(未示出)的存储器阵列11。这些存储单元在按行向排列的多个字线(未示出)和按列向排列的多个位线(未示出)的交叉点处。每一个存储单元都与该存储单元附近相互交叉的一个字线和一个位线相连。所述存储器阵列11包括一个用于在多个字线间选择一个字线的X解码器11a，和一个用于在多个位线间选择一个位线的Y解码器11b。X解码器11a和Y解码器11b每一个都通过输入缓冲器13、地址计数器14和地址多路复用器15从地址板12中接收地址。根据该地址，由X解码器11a和Y解码器11b来选择一个字线和一个位线。通过输入缓冲器17和数据寄存器18从I/O板16输入的数据被写入连接到所选字线和位线的存储单元。写入存储单元的数据从Y解码器11b通过输出多路复用器19和输出缓冲器20输出到I/O板16。
连接到地址板12的输入缓冲器13、连接到I/O板16的输入缓冲器17和输出板20都由输入/输出逻辑21控制。
输入/输出逻辑21接收由外部CPU提供的控制信号，例如/CE、/WE、/OE和/RP。输入缓冲器13、输入缓冲器17和输出缓冲器20由所述控制信号控制。通过这种控制，从地址板12输入的地址被临时存储在输入缓冲器13中，从I/O板16输入的数据被临时存储在输入缓冲器17中，并且输出到I/O板16的数据被临时存储在输出缓冲器20中。
命令用户接口22接收并解码一个命令。根据解码结果，命令用户接口22执行例如以下操作(1)设置或重置状态寄存器23中的数据，(2)切换输出多路复用器19以向输出缓冲器20提供从存储器阵列11读取的数据和从Y解码器11b输出的数据或者向输出缓冲器20提供状态寄存器23中的状态数据，(3)将从I/板16中输入的数据存储在数据寄存器18中。输入到命令用户接口22的命令被输出到一个写状态机24中。
当从命令用户接口22向写状态机24输入命令时，写状态机24产生一个控制信号，用于控制将从I/O板16输入的数据写入存储单元或从存储单元中擦除数据的操作(以下称作“内部控制信号”)。由写状态机24产生的内部控制信号被提供给一个内部电压产生电路25。根据所述内部控制信号，执行一个例如产生一个写入或擦除数据所需的内部电压或停止内部电压的产生的控制操作。所述内部控制信号还提供给一个从Y解码器11b接收数据的数据比较器26。根据所述内部控制信号，当数据被写入或擦除时用于验证数据的数据比较器26被控制为开或关。内部控制信号还被提供给通过输入缓冲器13接收输入给地址板12的地址的地址计数器14和地址多路复用器15。当数据被擦除时，其中数据经过验证的存储单元的地址，由地址计数器14和地址多路复用器15改变。
内部电压产生电路25包括一个电压升高电路，用于升高外部输入的电源电压以便产生一个对写入或擦除数据所需的内部电压，并包括一个电压降低电路，用于降低升高的电压。当从写状态机24输入一个用于激活内部电压产生电路25的内部控制信号(激活信号)时，启动由电压升高电路升高内部电压的操作或由电压降低电路降低内部电压的操作。当从写状态机24输入一个用于释放内部电压产生电路25的内部控制信号(释放信号)时，停止由电压升高电路升高内部电压的操作或由电压降低电路降低内部电压的操作。
使用具有上述结构的闪速存储器，以如下方式执行向存储单元写入数据或从存储单元擦除数据的操作。首先，从外部CPU发出一个指示所述闪速存储器例如写入数据或删除数据的命令。当所述命令被输入给闪速存储器时，由写状态机24对该命令解码，并根据解码结果产生一个必要的内部控制信号。该内部控制信号控制所述闪速存储器中的功能块，以便执行由所述命令指示的操作。
图10表示图9所示的写状态机24的部分结构框图。
如图10所示，写状态机24包括一个用于执行各种类型处理的处理电路101，一个用于向处理电路101提供一个控制码的控制码产生电路102，一个用于向处理电路101提供定时信号(内部时钟信号)的内部时钟产生电路103，和连接到处理电路101的多个锁存寄存器A到F。
控制码产生电路102具有一个描述用于执行由所述命令指示的操作的算法的内置控制码(微码)。当输入该命令到闪速存储器并对控制码产生电路102提供该命令指令时，对应该命令的控制码被从控制码产生电路102提供给处理电路101。在一个闪速存储器中，用于例如切换电压升高电路或电压降低电路到有效状态或无效状态，或将一个指定的写脉冲电压应用到存储单元栅极、源极和漏极以便向存储单元写入数据的算法作为控制码构建到控制码产生电路102中。
内部时钟产生电路103产生内部时钟信号并提供该内部时钟信号给处理电路101。
处理电路101与内部时钟产生电路103产生的内部时钟信号同步顺序解码所述控制码，并根据解码结果访问锁存寄存器A到F。
处理电路101通过锁存寄存器选择信号线131和数据写/读信号线132连接到锁存寄存器A到F中的每一个。处理电路通过一个锁存寄存器选择信号访问锁存寄存器A到F中所指定的一个，该锁存寄存器选择信号通过锁存寄存器选择信号线131被提供给锁存寄存器A到F中指定的那一个。从处理电路101中输出的内部控制信号被写入由所述锁存寄存器选择信号选择的锁存寄存器中，从而更新锁存数据。同时，读取在所选择的锁存寄存器中的数据并提供给处理电路101。锁存寄存器A到F中的数据被提供给图9所示的功能块，即内部电压产生电路25、地址计数器14、地址多路复用器15和数据比较器26。每一个功能块都根据内部控制信号工作。从而，处理控制码中所描述的算法。
内部时钟信号的周期(也称作“时钟周期”)通常根据如外部提供的电源电压的条件来专门确定。在这种情况下，设置内部时钟信号的周期以便保证在各种控制码中以最低速处理的控制码的执行。原因如下。
控制码都在一个时钟周期内处理。因此，当内部时钟信号的周期太短时，以最低速处理的控制码不能被准确地执行。原因是尽管以较高速处理的控制码被正确地处理，但在下一个控制码开始执行之前以这种低速处理的控制码没有完全被执行。相反，当设置内部时钟信号的周期以便保证在各种控制码中以最低速处理的控制码的执行时，在一个内部时钟信号周期内，以较高速处理的控制码和以这种低速处理的控制码都被完全处理。因此，所有的控制码都被正确地执行。以低速处理的控制码包括，例如描述访问离处理电路101最远的锁存寄存器和从该锁存寄存器中读取数据的处理以及在该锁存寄存器中写入数据的处理的控制码。以高速处理的典型控制码例如是表示不执行任何操作的NOP码。
当设置内部时钟信号周期以便保证在各种控制码中以最低速处理的控制码的执行时，会出现以下问题。
与用于以最低速处理的控制码相同的时钟周期被用于以较高速处理的其他控制码。因此，这些其他控制码在一个内部时钟信号周期结束之前可以被完全处理并产生了一个等待时间。以越高速处理的控制码产生越长的等待时间。这一等待时间，当在多个时钟中产生时，会达到相当长的时间。
在要在内部电压产生电路25中快速产生一个指定的内部电压的电源电压条件下(图9)，例如，在外部输入的电源电压为高的情况下，完成用于使内部电压产生电路25不起作用的控制码的执行所需的时间周期比完成内部电压的产生所需的时间周期长。因此，在其中执行NOP码的时钟周期被浪费了。
在要在内部电压产生电路25中缓慢产生一个指定的内部电压的电源电压条件下(图9)，例如，在外部输入电源电压为低的条件下，在完成内部电压的产生时执行用于使内部电压产生电路25不起作用的控制码。因此，在其中执行NOP码的时钟周期没有被浪费。
以下，将说明向存储单元写入数据和从存储单元擦除数据的操作作为产生这种浪费的时钟周期的操作的实例。
为了向闪速存储器的存储单元写入数据或从闪速存储器的存储单元擦除数据，按如下执行一系列的操作。与内部时钟信号同步内部电压开始升高，在该内部电压完全升高后将一个写脉冲电压或一个擦除脉冲电压应用于该存储单元，然后降低已升高的电压。
为了升高内部电压，内部电压产生电路25的电压升高电路被激活以便启动电压升高操作。在一个指定时间周期内，内部电压达到一个指定的内部电压电平。直到这时，重复执行NOP码。在获得一个指定的内部电压电平之后，执行用于使内部电压产生电路25的电压升高电路不起作用的控制码。然后，执行一个用于将一个写脉冲电压或一个擦除脉冲电压应用到存储单元的控制码。
写脉冲电压是一个用于向存储单元写入数据而使用的电压，擦除脉冲电压是一个用于从存储单元中擦除数据而使用的电压。每一个脉冲电压的起点和终点都由控制码说明。同样，每一个脉冲电压的脉冲宽度由内部时钟信号周期的数目确定，该内部时钟信号周期的数目从执行用于启动脉冲应用的控制码的时间计数直到执行用于终止脉冲应用的控制码的时间。
在如图10所示的写状态机24的情况，控制码产生电路102具有用于向存储单元写入数据或从存储单元擦除数据的内置算法作为一个控制码。当由一个外部命令表示的指令提供给控制码产生电路102时，对应该命令的控制码被提供给处理电路101。处理电路101与由内部时钟产生电路103产生的内部时钟信号同步顺序解码从控制码产生电路102所提供的控制码。
处理电路101根据所述控制码访问锁存寄存器A到F。然后，锁存寄存器A到F输出一个内部控制信号，用于控制一个数据写入操作或一个数据擦除操作到闪速存储器的各个功能块中。
例如，锁存寄存器A输出一个用于以下列方式升高内部电压的电压升高电路激活信号。当控制码产生电路102向处理电路101提供一个用于写数据“1”到锁存寄存器A中的代码并且处理电路101对该控制码解码时，处理电路101向锁存寄存器A中写入数据“1”。从锁存寄存器A中输出的电压升高电路激活信号变为“1”并被提供给内部电压产生电路25的电压升高电路。因此，电压升高电路启动内部电压的电压升高操作。当控制码产生电路102向处理电路101提供一个用于写数据“0”到锁存寄存器A中的代码并且处理电路101对该控制码解码时，处理电路101向锁存寄存器A中写入数据“0”。从锁存寄存器A中输出的电压升高电路激活信号变为“0”并被提供给内部电压产生电路25的电压升高电路。从而，电压升高电路停止内部电压的电压升高操作。
锁存寄存器B输出一个用于以下列方式降低内部电压的电压的电压降低电路激活信号。当控制码产生电路102向处理电路101提供一个用于写数据“1”到锁存寄存器B中的代码并且处理电路101对该控制码解码时，处理电路101向锁存寄存器B中写入数据“1”。从锁存寄存器B中输出的电压降低电路激活信号变为“1”并被提供给内部电压产生电路25的电压降低电路。因此，电压降低电路启动内部电压的电压降低操作。当控制码产生电路102向处理电路101提供一个用于写数据“0”到锁存寄存器B中的代码并且处理电路101对该控制码解码时，处理电路101向锁存寄存器B中写入数据“0”。从锁存寄存器B中输出的电压降低电路激活信号变为“0”并被提供给内部电压产生电路25的电压降低电路。从而，电压降低电路停止内部电压的电压降低操作。
锁存寄存器D输出一个用于以下列方式将一个写脉冲电压或一个擦除脉冲电压应用到存储单元的脉冲应用激活信号。当控制码产生电路102向处理电路101提供一个用于写数据“1”到锁存寄存器D中的代码并且处理电路101对该控制码解码时，处理电路101向锁存寄存器D中写入数据“1”。从锁存寄存器D中输出的脉冲应用激活信号变为“1”并被提供给内部电压产生电路25。从而，启动向存储单元应用写脉冲电压或擦除脉冲电压。当控制码产生电路102向处理电路101提供一个用于写数据“0”到锁存寄存器D中的代码并且处理电路101对该控制码解码时，处理电路101向锁存寄存器D中写入数据“0”。从锁存寄存器D中输出的脉冲应用激活信号变为“0”并被提供给内部电压产生电路25的电压降低电路。从而，终止向存储单元应用写脉冲电压或擦除脉冲电压。锁存寄存器C、E和F的输出被提供给其他功能块例如数据比较器26(图9)和地址计数器14作为内部控制信号。
图11表示由图10所示的写状态机24执行的算法操作的流程图。如图11所示，内部电压被升高以用于向存储单元写数据或从存储单元中擦除数据的操作，使用下一个写脉冲电压或擦除脉冲电压，然后降低已升高的内部电压。从而，终止该算法的执行。图11所示的时钟数目仅仅是示例，本发明并不局限于这些数目。
如图11所示，处理电路101在第一个时钟脉冲访问锁存寄存器A，并启动电压升高激活信号以便开始升高内部电压(步骤21)。电压升高操作在第七个时钟脉冲完成。
在该周期内，所有写状态机24要做的是使用电压升高电路激活信号指导内部电压产生电路25开始启动电压升高操作。之后，写状态机24重复执行NOP码指定的次数，直到电压升高操作完成。内部电压产生电路25包括一个用于供给泵的时钟产生电路(未示出)。供给泵的电压升高率与由写状态机24产生的内部时钟信号同步。
在第七个时钟脉冲，处理电路101访问锁存寄存器D，启动脉冲应用激活信号以便开始应用写脉冲电压或擦除脉冲电压(步骤22)。在用于数据写入或数据擦除所需的脉冲宽度为四个时钟脉冲的情况下，处理电路101在第11个时钟脉冲之前访问锁存寄存器D。在第11个时钟脉冲，使脉冲应用激活信号无效以便终止写脉冲电压或擦除脉冲电压的应用。
在第四个时钟脉冲期间，写状态机24开始应用写脉冲电压或擦除脉冲电压到存储单元并将脉冲应用激活信号提供给内部信号产生电路25，以便通过内部信号产生电路25开始应用所述电压到存储单元中。直到获得数据写入或数据擦除所需的指定脉冲宽度，重复执行NOP码指定的次数。然后，写状态机24提供一个脉冲应用释放信号到内部信号产生电路25，以便通过内部信号产生电路25终止应用该电压到存储单元中。
通过由内部信号产生电路为了由写状态机24设置的指定脉冲宽度而升高的指定内部电压，将写脉冲电压或擦除脉冲电压应用到存储单元中。从而，数据被写入或从存储单元中擦除。当写脉冲电压或擦除脉冲电压的脉冲宽度太短时，存在数据没有被充分写入或擦除的危险。
在第11个时钟脉冲，处理电路101访问锁存寄存器B，并启动电压降低电路激活信号以便开始降低内部电压(步骤23)。当在四个时钟脉冲内完成电压降低操作时，由写状态机24在第15个时钟脉冲终止该算法的控制(步骤24)。
在此周期内，所有写状态机24要做的是使用电压降低电路激活信号指导内部电压产生电路25开始启动电压降低操作。之后，写状态机24重复执行NOP码指定的次数，直到电压降低操作完成。内部电压产生电路25包括一个时钟产生电路(未示出)。该时钟产生电路的电压降低率与由写状态机24产生的内部时钟信号异步。
图12到14每一个都表示内部时钟信号、内部电压、和脉冲应用激活信号之间的关系的时序图。图12到14示出了内部时钟信号和脉冲应用激活信号的波形。
图12示出了在内部时钟信号周期被设计以便根据在外部输入电源电压中的变化不会改变很多的情况下获得的上述关系的一个实例。图12示出了在以最低速执行内部电压的电压升高操作情况下得到的关系，例如，当外部输入电源电压为低时的情况。在这种情况下，操作者说明在控制码产生电路102中的控制码以便(i)在多个时钟脉冲启动脉冲应用激活信号，在该多个时钟脉冲内内部电压完全升高后可以开始快速应用脉冲电压(即在第七个时钟脉冲)，(ii)在其中获得数据写入或数据擦除所需脉冲宽度的多个时钟周期使脉冲应用激活信号无效(即在第11个时钟脉冲)，和(iii)在内部电压完全降低的多个时钟脉冲终止该处理(即第15个时钟脉冲)。然后，根据由所述操作者说明的控制码产生具有期望的脉冲宽度的脉冲电压。为了设计内部时钟信号周期以便不会根据在外部输入的电源电压中的变化而改变很大，使用可以输出恒定电压电平的基准电路提供一个恒定电压电平作为内部时钟产生电路103的电源电压。这种基准电压在此不作详细说明。
当如上所述为以最低速执行内部电压的电压升高操作的条件说明控制码时，不会从内部电压的电压升高操作的完成直到启动脉冲电压的应用中产生任何附加的等待时间。数据写入或数据擦除所需的脉冲宽度没有缩短。在使用脉冲电压后，从内部电压的电压降低操作的完成直到终止该处理不会产生任何附加的等待时间。
图13表示在以最高速执行内部电压的电压升高操作的条件下得到的上述关系的一个实例，例如，当外部输入电源电压为高时的情况。在这种情况下，从内部电压的电压升高操作的完成直到启动脉冲电压的应用会产生额外等待时间。请求数据写入或数据擦除的脉冲宽度与内部时钟信号同步由写状态机24控制并且设计内部时钟信号的周期以便不会根据外部输入的电源电压的变化而改变很大。因此，请求数据写入或数据擦除的脉冲宽度没有被缩短。
图14示出了在设计内部时钟信号周期以便根据外部输入电源电压的变化而改变的情况下获得的上述关系的一个实例。图14示出了在以最高速执行内部电压的电压升高操作的条件下获得的关系。即使在这种情况下，当内部电压升高和降低的时候不会产生任何等待时间。然而，请求数据写入或数据擦除的脉冲宽度被缩短。因此，一个脉冲宽度不能保持到足以保持写特性和擦除特性恒定不变。
下面，将说明图10中所示的写状态机24在锁存寄存器A到C位于相对接近于处理电路101，锁存寄存器D到F位于相对远离处理电路101的情况。这里，锁存寄存器是“远离”还是“接近”于处理电路101是根据由处理电路101访问该锁存寄存器是耗时的还是不耗时来确定的。
图15表示由在写状态机24中的处理电路101(图10)访问锁存寄存器A到F的操作流程的流程图。图16是表示内部时钟信号和由处理电路101访问锁存寄存器A到F的操作之间关系的时序图。
在一个时钟周期内访问一个锁存寄存器。在步骤31，相继访问位于相对接近于处理电路101的锁存寄存器A、B和C。在步骤32，相继访问位于相对远离处理电路101的锁存寄存器D、E和F。在步骤33，相继访问位于相对接近于处理电路101的锁存寄存器A、B和C。
在传统半导体存储装置中，设置内部时钟信号的周期以便保证访问锁存寄存器D到F的时间比访问锁存寄存器A到C的时间长。
日本公开出版物No.8-161286，例如，公开了一种用于通过根据计算指令的类型改变时钟信号的周期来增加计算速度的微处理器。例如加法和乘法，需要不同的时间长度。因此，在上述出版物中描述的微处理器可以根据每种计算所需的时间长度来改变时钟信号的周期。
为了向闪速存储器的存储单元中写入数据，例如，通过增加或减少存储单元的阈值电压数据被存储在存储单元中，以便例如用于数据“0”的阈值电压为高而用于数据“1”的阈值电压为低。表示数据“0”的阈值电压的变化最好尽可能的小。为了保持该变化足够小，写特性需保持不变以避免例如以下情况写脉冲电压的应用时间非常短且该阈值电压不能被升高，和写脉冲电压的应用时间非常长且阈值电压变的过高。从存储单元中擦除数据也同样如此。如上所述，为了当执行向存储单元写入数据或从存储单元擦除数据时保持写特性或擦除特性不变，最好使应用到存储单元的脉冲电压的电平和应用时间保持不变而不管电源电压。
为了缩短数据写入时间和数据擦除时间，最好尽可能多的缩短除应用写脉冲电压和擦除脉冲电压的操作以外的操作所需的时间；例如，升高内部电压操作和降低内部电压操作。
在传统闪速存储器中，在升高内部电压操作、降低内部电压操作、将写脉冲电压应用到存储单元的操作、以及将擦除脉冲电压应用到存储单元的操作与内部时钟信号同步控制时，内部时钟信号的周期从输入写命令或擦除命令时保持不变直到完成写操作或擦除操作为止，提供的电源电压是常量。因此，如果时钟信号的周期根据内部电压升高电路和内部电压降低电路的电压特性改变，则写脉冲电压的应用时间和擦除脉冲电压的应用时间也改变而不能保持恒定不变。
为了保持写脉冲电压的应用时间和擦除脉冲电压的应用时间不变，可以保持内部时钟信号周期不变而不管电源电压。在这种情况下，在以最低速执行电路操作的电压条件下保证该操作所需的时钟数目内顺序执行除了用于写脉冲电压应用时间和擦除脉冲电压应用时间的控制之外的控制。即使使用允许较快电路操作的电源电压，相同数目的时钟之后执行下一个控制。因此，导致了额外的等待时间。
在一个闪速存储器中，锁存在锁存寄存器中的内部控制信号的数据与内部时钟信号同步更新，内部时钟信号的周期被设置为保证处理电路101可以访问多个锁存寄存器中需要最长访问时间的锁存寄存器所需的周期。因此，当处理电路101访问需要最短访问时间的锁存寄存器时，产生额外的等待时间。例如，参考图10，位于相对远离处理电路101的锁存寄存器D到F比位于相对接近处理电路101的锁存寄存器A到C需要更长的时间来完成数据更新操作。因此，当在锁存寄存器A到C中更新数据时产生额外的等待时间，其抑制了处理速度的提高。在锁存数据的读取操作也是如此。
为了激活或释放闪速存储器中如内部电压产生电路25和数据比较器26(图9)的每个功能块，数据“1”或数据“0”被从处理电路101提供给输出功能块的激活信号的锁存寄存器，并被存储在锁存寄存器中。
因此，一个相同的指令，即“存储指令”通过用于控制闪速存储器的每个功能块的控制码使用。要存储数据的锁存寄存器由指定该锁存寄存器在控制码中的地址来指定。这样，来选择要控制的功能块。因此，相同的存储指令被用于控制除使用写脉冲电压的操作和使用擦除脉冲电压的操作之外的操作；例如，升高内部电压的操作和降低内部电压的操作。
在由日本公开出版物No.8-161286中公开的微处理器中，时钟信号的周期可以由指令类型来改变。例如，每一次在某个时钟周期内执行存储指令，而每一次AND指令在另一个时钟周期内执行。
然而，当由日本公开出版物No.8-161286中公开的微处理器的技术被用于闪速存储器时，会发生以下现象。在控制使用写脉冲电压的操作时和在控制升高或降低内部电压的操作时都会产生一个具有相同周期的内部时钟。原因是存储指令每次都在相同周期内执行。由于相同的原因，在访问位于相对接近处理电路101的锁存寄存器A到C时和访问位于相对远离处理电路101的锁存寄存器C到F时都会产生具有相同周期的内部时钟。
因此，由日本公开出版物No.8-161286中公开的微处理器技术不能用于根据是执行应用操作还是执行电压升高或降低操作来改变时钟周期。也不能用于根据是要访问接近于处理电路101的锁存寄存器A到C还是访问远离处理电路101的锁存寄存器D到F来改变时钟周期。
在本发明的一个实施例中，在用于通过顺序控制内部电压升高到一个指定电压、应用用于向存储单元写入数据或从存储单元擦除数据的存储操作电压、及降低已升高的内部电压到一个指定电压执行诸如向存储单元写入数据或从存储单元中擦除数据的存储操作的半导体存储装置中，根据存储操作的操作时间特性而改变内部时钟信号的周期。
在本发明的一个实施例中，半导体存储装置包括一个内部时钟产生电路，用于产生具有不同周期的内部时钟信号；和一个内部控制信号产生电路，用于产生第一内部控制信号，根据当内部电压升高和当内部电压降低时的操作时间特性以及当应用写电压和应用擦除电压时的操作时间特性控制要切换的内部时钟信号的周期。
在本发明的一个实施例中，内部控制信号产生电路产生用于切换内部时钟信号周期的第一内部控制信号，以便用于控制内部电压的升高和已升高的内部电压降低的内部时钟信号的周期比用于控制应用写电压和擦除电压的内部时钟信号的周期短。
在本发明的一个实施例中，半导体存储装置包括一个内部时钟产生电路，用于产生具有不同周期的内部时钟信号；和一个内部控制信号产生电路，它包括多个可以锁存锁存数据的锁存器部分和一个用于访问该多个锁存器部分以便与内部时钟信号同步写和读锁存数据的处理电路。所述内部控制信号产生电路产生用于根据当处理电路访问锁存器部分时的操作时间特性控制要切换的内部时钟信号的周期的第二内部控制信号，并输出第二内部控制信号给内部时钟产生电路。
在本发明的一个实施例中，内部控制信号产生电路产生用于切换内部时钟信号周期的第二内部控制信号，以便当在多个锁存器部分中位于相对接近处理电路的锁存器部分中的一个被访问时的内部时钟信号的周期比当在多个锁存器部分中位于远离处理电路的锁存器部分中的一个被访问时的内部时钟信号周期短。
在本发明的一个实施例中，半导体存储装置包括一个包括多个行向和列向排列的存储单元的存储器阵列；和一个内部电压产生电路，用于升高电源电压以产生向存储单元写入数据和从存储单元擦除数据所需的内部电压以及用于降低已升高的内部电压。内部控制信号产生电路产生第三内部控制信号，用于控制由内部电压产生电路执行的内部电压的升高、已升高内部电压的降低并用于控制向存储单元写数据的写脉冲电压和从存储单元擦除数据的擦除脉冲电压的应用。
在本发明的一个实施例中，内部控制信号产生电路包括一个具有内置控制码的控制码产生电路，该内置控制码描述用于执行由外部输入命令指示的操作的算法。内部控制信号产生电路产生第一内部控制信号以便控制码产生电路提供对应于该命令的控制码并顺序执行控制码中描述的算法。
在本发明的一个实施例中，内部控制信号产生电路还包括一个时钟周期控制信号产生部分，用于向内部时钟产生电路提供一个时钟周期控制信号作为第一或第二内部控制信号用于改变内部时钟信号的周期。所述控制码产生电路还存储用于扩展内部时钟信号的周期的控制码和用于缩短内部时钟信号的周期的控制码。当用于扩展内部时钟信号周期的控制码被从控制码产生电路中提供给内部控制信号产生电路时，时钟周期控制信号产生部分输出用于扩展内部时钟信号的周期的第一或第二内部控制信号到内部时钟产生电路中。当用于缩短内部时钟信号周期的控制码被从控制码产生电路提供给内部控制信号产生电路时，时钟周期控制信号产生部分输出用于缩短内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路中。
在本发明的一个实施例中，内部控制信号产生电路还包括一个时钟周期控制信号锁存器部分，用于向内部时钟产生电路提供一个时钟周期控制信号作为第一或第二内部控制信号以改变内部时钟信号的周期。所述控制码产生电路还存储用于扩展内部时钟信号周期的控制码和用于缩短内部时钟周期的控制码。当用于扩展内部时钟信号周期的控制码被从控制码产生电路中提供给内部控制信号产生电路时，时钟周期控制信号锁存器部分中的锁存数据被更新并且时钟周期控制信号锁存器部分输出用于扩展内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路中。当用于缩短内部时钟信号周期的控制码被从控制码产生电路提供给内部控制信号产生电路时，时钟周期控制信号锁存器部分中的锁存数据被更新并且时钟周期控制信号锁存器部分输出用于缩短内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路中。
在本发明的一个实施例中，当控制一个用于应用写脉冲电压或擦除脉冲电压到存储单元作为写电压或擦除电压的操作时，或当访问一个位于相对远离处理电路的锁存器部分时，将用于扩展内部时钟信号周期的控制码从控制码产生电路提供给内部控制信号产生电路，当控制一个用于应用写脉冲电压或擦除脉冲电压到存储单元作为写电压或擦除电压的操作时，或当访问一个位于相对接近处理电路的锁存器部分时，将用于缩短内部时钟信号周期的控制码从控制码产生电路提供给内部控制信号产生电路。
根据本发明的另一个方面，一种电子信息装置使用上述半导体存储装置之一来根据存储操作的操作时间特性改变内部时钟信号的周期以便缩短存储操作所需的时间。
下面将说明本发明的功能。
根据本发明，内部控制信号产生电路控制内部时钟产生电路，以便可以切换内部时钟信号的周期。为了升高或降低内部电压，内部时钟信号的周期被设置为适于在内部电压产生电路中的电压升高电路或电压降低电路的电压特性(操作时间特性)的时钟周期。例如，假定在高电源电压条件下电压达到一个期望电平所需的时间是电压在低电源电压条件下达到期望电平所需时间的1/2倍，则在高电源电压条件下内部时钟周期被设置为在低电源电压条件下内部时钟周期的1/2。根据本发明，内部时钟信号的周期可以被设置为一个适于在内部电压产生电路中的电压升高电路或电压降低电路的电压特性(操作时间特性)的周期。因此，不管是使用高电源电压的情况还是使用低电源电压的情况，传统产生的额外等待时间在内部电压的电压升高操作完成直到开始应用写脉冲电压或擦除脉冲电压中不会产生，并且在完成内部电压的电压降低操作直到终止该操作中也不会产生额外等待时间。
内部电压的电压升高操作完成之后，内部时钟信号的周期在将写脉冲电压或擦除脉冲电压应用到存储单元之前立即被切换到取决于被最小化的电源电压而适合于写数据和擦除数据(操作时间特性)的时钟周期。通常，例如，在低电源电压情况下，适合电压升高电路或电压降低电路的电压特性的时钟周期相对较长。因此，写脉冲电压或擦除脉冲电压获得足够长的脉冲宽度以正确地执行数据写入或数据擦除。然而，在高电源电压情况下，适合电压升高电路或电压降低电路的电压特性的时钟周期相对较短。因此，写脉冲电压或擦除脉冲电压的脉冲宽度不能足够长到正确地执行数据写或数据擦除(即操作时间不够)。这种不便根据本发明由在施加写脉冲电压或擦除脉冲电压之前立即扩展时钟周期得到避免，从而写脉冲电压或擦除脉冲电压获得足够长的脉冲宽度以正确地执行数据写或数据擦除。
写脉冲电压或擦除脉冲电压的应用被终止后，时钟周期返回到适于电压降低电路的电压特性(操作时间特性)的时钟周期。因此，不管外部输入的电源电压是高还是低，根据常规产生的额外等待时间不会在从完成内部电压的电压降低操作直到终止该处理中产生。
因此，向存储单元写数据或从存储单元擦除数据的速度可以通过减少当内部电压升高和降低时的额外等待时间而提高，并且写特性和擦除特性可以通过保证写脉冲电压和擦除脉冲电压有足够的脉冲宽度来保持恒定。
同时根据本发明，锁存器部分由处理电路与内部时钟信号同步访问以便更新有关内部控制信号的锁存数据。内部时钟信号的周期被设置为适于在访问多个锁存器部分中位于相对接近处理电路的一个锁存器部分时的操作时间特性的时钟周期，从而可以以相对短的时间来访问。
为了访问位于相对接近处理电路的锁存器部分从而可以相对短时间进行访问，内部时钟信号的周期被缩短。为了访问位于相对远离从而需要相对长的访问时间的锁存器部分，内部时钟信号的周期被扩展。
因此，可以通过减小当以短时间访问可存取的锁存器部分时的额外等待时间来提高向存储单元写数据或从存储单元擦除数据的速度，并且可以通过获得用于访问需要长的访问时间的锁存器部分的足够长的访问时间来保持写特性和擦除特性恒定。
因此，在此描述的本发明使得可以提供一种半导体存储装置，可以确保足够的脉冲宽度以保持向存储单元写数据的特性和从存储单元擦除数据的特性恒定并且还能缩短在升高和降低内部电压时的额外等待时间以提高处理速度，并提供使用这种半导体存储装置的电子信息装置。
对于本领域技术人员来说本发明的这些和其他优点参考附图根据阅读和理解以下的详细说明将变得清晰。
(例1)图1是根据本发明的第一实例包含在闪速存储器中写状态机24A的部分结构框图。
如图1所示，写状态机24A包括一个执行不同处理类型的处理电路1，一个向处理电路1提供控制码的控制码产生电路2，一个向处理电路1提供定时信号(内部时钟信号)的内部时钟产生电路3，和连接到处理电路1的多个锁存寄存器A-F(锁存器部分)。如下详细的描述，写状态机24A能够根据包含在向存储单元写数据或者从存储单元中擦除数据的存储操作(即升高内部电压的操作，应用写电压或者擦除电压的操作，和降低内部电压的操作)中的每一个操作的操作时间特性来改变内部时钟信号的周期。一个内部控制信号产生电路4A(包括一个时钟控制信号产生部分1A)包括处理电路1，控制码产生电路2(控制码产生电路2不是必需的元件)，和多个锁存器A-F(锁存器A-F不是必需的元件)。根据升高和降低内部电压的操作时间特性和应用写电压或者擦除电压操作的操作时间特性，内部控制信号产生电路产生一用于控制切换产生于内部时钟信号产生电路3中的内部时钟信号的周期的内部控制信号。
控制码产生电路2有一个描述用于执行由命令指示操作的算法的内置控制码(微码)。当从一个外部CPU或者类似装置中向控制码产生电路2提供一个命令指令的时候，对应于该命令的控制码被从控制码产生电路2提供给处理电路1。例如，从外部CPU或者类似装置中被提供给闪速存储器的命令是一种指示向存储单元写数据操作的命令或者是一种指示从存储单元中擦除数据操作的命令，描述例如内部电压产生电路25(图9)中切换电压升高电路或者电压降低电路到有效状态或者无效状态的操作、为了向存储单元写数据而应用一指定的写脉冲电压到存储单元的操作、以及为了从存储单元中擦除数据而应用一指定的擦除脉冲电压到存储单元中的操作的算法的控制码，都被构建到控制码产生电路2中。相应于指示每一个操作的命令的控制码被提供给处理电路1。
内部时钟产生电路3产生内部时钟信号以便是可变的，并且提供该内部时钟信号给处理电路1。
同步于内部时钟产生电路3产生的内部时钟信号，处理电路1顺序地解码控制码，并基于解码结果访问锁存寄存器A-F。
处理电路1通过一个锁存寄存器选择信号线31和一个数据写/读信号线32连接到锁存寄存器A-F中的每一个。控制码产生电路2提供的控制码同步于内部时钟信号顺序地被解码，锁存寄存器A-F中的每一个基于该解码结果而被访问。处理电路1通过经由锁存寄存器选择信号线31被提供给锁存寄存器A-F中指定的一个锁存寄存器的锁存寄存器选择信号来访问锁存寄存器A-F中指定的一个锁存寄存器。从处理电路1输出的内部控制信号被写入由锁存寄存器选择信号选择的锁存寄存器中，从而更新锁存数据。同时，被选择的锁存寄存器中的数据被读出并被提供给处理电路1。
锁存寄存器A-F中的数据被提供给功能块，例如，内部电压产生电路25。例如，锁存寄存器A输出一升高内部电压的电压升高电路激活信号。锁存寄存器B输出一用于降低内部电压的电压降低电路激活信号。锁存寄存器C输出一用于将写脉冲电压或者擦除脉冲电压应用到存储单元的脉冲应用激活信号。每一个功能块根据内部控制信号操作。从而，处理在所述控制码中描述的算法。
在第一个实例中，内部时钟信号的周期依据电源电压最初可以被设置为适合电压升高电路的电压特性的周期。控制码产生电路2包括用于扩展内部时钟信号周期的控制码和用于返回内部时钟信号的周期到原始时钟周期(即用于缩短周期)的控制码。这些控制码从控制码产生电路2中被提供给处理电路1。
处理电路1包括一个时钟周期控制信号产生电路。当控制码产生电路2提供用于扩展内部时钟信号周期的控制码时，时钟周期控制信号产生电路输出用于扩展内部时钟信号周期的时钟周期控制信号到内部时钟产生电路3。当控制码产生电路2提供用于返回内部时钟信号周期到原始时钟周期(即用于缩短周期)的控制码时，时钟周期控制信号产生电路输出一用于返回内部时钟信号周期的时钟周期控制信号到内部时钟产生电路3。
图2是包含在处理电路1(图1)中时钟周期控制信号产生电路(图2中标记为1A)的部分结构电路图。
如图2所示，时钟周期控制信号产生电路1A包括解码器1a和解码器1b和锁存寄存器1c。例如，控制码产生电路2(图1)提供的一个8位控制码通过总线线路输入到解码器1a和1b中的每一个。解码器1a的输出被输入到锁存寄存器1c的置位端S，解码器1b的输出被输入到锁存寄存器1c的复位端R。锁存寄存器1c的输出OUT被提供给内部时钟产生电路3作为时钟周期控制信号。
例如，在用于扩展时钟周期的控制码是INS[70]＝“01011010”和用于返回时钟周期的控制码是INS[70]＝“10100101”的情况，当用于扩展时钟周期的控制码被输入到处理电路1时，解码器1a输出数据“0”并且具有置位端S和复位端R的锁存寄存器1c被设置为置位状态。从而，锁存寄存器1c的输出OUT是“1”，并且时钟周期控制信号“1”被提供给内部时钟产生电路3。
当用于返回时钟周期的控制码被输入到处理电路1时，从解码器1a输出数据“0”并且具有置位端S和复位端R的锁存寄存器1c被设置为复位状态。从而，锁存寄存器1c的输出OUT是“0”，并且时钟周期控制信号“0”被提供给内部时钟产生电路3。
当处理电路1提供的时钟周期控制信号是“1”时，内部时钟产生电路3被控制产生一个用于扩展时钟周期的内部时钟信号，和当处理电路1提供的时钟周期控制信号是“0”时，内部时钟产生电路3被控制产生一个用于缩短时钟周期的内部时钟信号。
图3是内部时钟产生电路3部分结构的电路图。
如图3所示，内部时钟产生电路3包括一个环形振荡器80。环形振荡器80包括一个含有一个n沟道MOS晶体管57和一个p沟道MOS晶体管60的反相器71，一个含有一个n沟道MOS晶体管58和一个p沟道MOS晶体管61的反相器72，和一个含有一个n沟道MOS晶体管59和一个p沟道MOS晶体管62的反相器73。反相器71，72和73串连连接。反相器73的输出被发送到反相器71的输入端。p沟道MOS晶体管60的源极通过电阻91和电阻81连接到电源上。n沟道MOS晶体管57的源极经电阻94和电阻84接地。p沟道MOS晶体管61经电阻92和电阻82连接到电源上。n沟道MOS晶体管58的源极经电阻95和电阻85接地。p沟道MOS晶体管62的源极经电阻93和电阻83连接到电源上。n沟道MOS晶体管59的源极经电阻96和电阻86接地。电阻81，82和83的两端分别连接到p沟道MOS晶体管51，52和53的源极和漏极上。电阻84，85和86的两端分别连接到n沟道MOS晶体管54，55和56的源极和漏极上。每一个p沟道晶体管51，52和53的栅极接收来自于处理电路1的时钟周期控制信号。每一个n沟道晶体管54，55和56的栅极接收来自于处理电路1处于反相状态时的时钟周期控制信号。
例如，当处理电路1提供时钟周期控制信号“1”时，p沟道MOS晶体管51-53和n沟道MOS晶体管54-56是截止的。结果，环形振荡器80中n沟道MOS晶体管57-59中每一个的源极与地电位之间的阻抗增加。环形振荡器80中p沟道MOS晶体管60-62中每一个的源极与地电位之间的阻抗也增加。所以，从环形振荡器80输出的的内部时钟信号周期被扩展。
在这种情况下，内部时钟信号的周期被设置成，例如，取决于被最小化的电源电压而适合于写数据和擦除数据的时钟周期。另外，内部时钟信号的周期被设置成为，例如，适合于访问锁存寄存器A-F当中被定位在相对远离处理电路1的锁存寄存器D-F，从而耗费更多时间去访问的时钟周期。
当处理电路1提供时钟周期控制信号“0”时，p沟道MOS晶体管51-53和n沟道MOS晶体管54-56是导通的。结果，环形振荡器80中n沟道MOS晶体管57-59中的每一个的源极与地电位之间的阻抗被减少。环形振荡器80中p沟道MOS晶体管60-62中的每一个的源极与地电位之间的阻抗也被减少。所以，从环形振荡器80输出的内部时钟信号周期被缩短。
在这种情况下，内部时钟信号的周期被设置成为，例如根据电源电压适合于电压升高电路或者电压降低电路的电压特性的时钟周期。另外，内部时钟信号的周期被设置成为，例如适合于访问锁存寄存器A-F当中被定位在相对接近于处理电路1的锁存寄存器A-C，从而耗费较少时间去访问的时钟周期。
图4是由图1所示写状态机24A执行的算法操作的流程图。如图4所示，为了写数据到存储单元或者从存储单元擦除数据的操作内部电压被升高，应用下一个写脉冲电压或者擦除脉冲电压，然后降低已升高的内部电压。从而，终止算法的执行。图4中所示的时钟的数目只是示范性的，本发明并不限于这些数目。
如图4所示，当处理电路1在第一时钟脉冲访问锁存寄存器A时，数据“1”被写入锁存寄存器A中，启动从锁存寄存器A输出的电压升高电路激活信号(“1”)并将该激活信号提供给内部电压产生电路25中的电压升高电路。内部电压产生电路25中的电压升高电路开始升高内部电压(步骤1)。电压升高操作到第七个时钟脉冲完成。
当处理电路1在第七时钟脉冲访问锁存寄存器D时，数据“1”被写入锁存寄存器D中，启动从锁存寄存器D输出的脉冲应用激活信号(“1”)并提供给内部电压产生电路25。内部电压产生电路25开始应用写脉冲电压或者擦除脉冲电压到存储单元。
当处理电路1在第十一时钟脉冲前访问锁存寄存器D时，锁存寄存器D中的数据被更新为“0”，使锁存寄存器D输出的脉冲应用激活信号无效并提供给内部电压产生电路25。内部电压产生电路25终止应用写脉冲电压或者擦除脉冲电压到存储单元。
当处理电路1在第十一时钟脉冲访问锁存寄存器B时，数据“1”被写入锁存寄存器B中，启动从锁存寄存器B输出的电压降低电路激活信号(“1”)并提供给内部电压产生电路25中的电压降低电路。内部电压产生电路25中的电压降低电路开始降低内部电压(步骤3)。当电压降低操作在四个时钟脉冲里完成时，由写状态机24A控制的算法在第十五个时钟脉冲时被终止(步骤4)。
图5表示写状态机24A中内部时钟信号、内部电压和脉冲应用激活信号之间的关系。图5表示内部时钟信号和脉冲应用激活信号的波形。
如图5所示，为了升高内部电压，根据电源电压，内部时钟信号的周期被设置成为适合于内部电压产生电路25中电压升高电路的电压特性的时钟周期。由于这种设置，从内部电压的电压升高操作的完成到写脉冲电压或者擦除脉冲电压应用的开始可以避免产生额外等待时间。
在内部时钟信号的周期被固定到适合于内部电压产生电路25的电压特性的一个时钟周期的情况下，会出现以下问题。在一个低电源电压的条件下，时钟周期被设置为相对长，所以写脉冲电压或者擦除脉冲电压的脉冲宽度足以正确地执行数据写或者数据擦除。然而，在一个高电源电压的条件下，时钟周期被设置为相对短，所以写脉冲电压或者擦除脉冲电压的脉冲宽度太短以至于不能正确地执行数据写或者数据擦除。
为了避免这种问题，在本例中，在应用写脉冲电压或擦除脉冲电压之前，控制码产生电路2提供用于扩展内部时钟信号周期的控制码到处理电路1中。当这样实施时，时钟周期控制信号产生电路1A(图2)产生时钟周期控制信号“1”并提供该信号给内部时钟产生电路3。在收到时钟周期控制信号“1”时，内部时钟产生电路3产生一个具有相对长的时钟周期的内部时钟信号。结果，写脉冲电压或者擦除脉冲电压的脉冲宽度足以长到正确地执行向存储单元写入数据或者从存储单元中擦除数据。
在写脉冲电压或擦除脉冲电压的应用被终止后，用于返回(即缩短)内部时钟信号周期的控制码被从控制码产生电路2中提供给处理电路1。当上述操作被实施时，时钟周期控制信号产生电路1A产生时钟周期控制信号“0”并提供该信号给内部时钟产生电路3。在收到时钟周期控制信号“0”时，内部时钟产生电路3产生一个具有较短的并适合于电压降低电路的电压特性的时钟周期的内部时钟信号。结果，从内部电压的电压降低操作完成直到处理的终止没有产生任何额外的等待时间。
如以上描述的，在第一实施例中，在升高或降低内部电压操作期间，通过充分地消除额外等待时间使得向存储单元写数据或从存储单元擦除数据的速度被提高。另外，通过在应用写脉冲电压或擦除脉冲电压的操作期间获得充分的脉冲宽度使得写特性和擦除特性保持不变。
(例2)在第一实例中，内部控制信号产生电路4A包括一个时钟周期控制信号产生部分1A，该时钟控制信号产生部分1A用于把时钟周期控制信号提供给内部时钟产生电路3作为改变时钟周期的内部控制信号。在第二实例中，内部控制信号产生电路4B包括一个时钟周期控制信号锁存器部分5B，该时钟周期控制信号锁存器部分5B用于把时钟周期控制信号提供给内部时钟产生电路3作为改变时钟周期的内部控制信号。
图6是根据本发明的第二实例包含在一个闪速存储器里的写状态机24B的部分结构框图。
如图6所示，写状态机24B包括一个执行不同类型处理的处理电路1，一个提供控制码给处理电路1的控制码产生电路2，一个提供定时信号(内部时钟信号)给处理电路1的内部时钟产生电路3，和连接到处理电路1的多个锁存寄存器A-G(锁存器部分)。
在图1所示的写状态机24A中，处理电路1提供时钟周期控制信号给内部时钟产生电路3。相反，图6所示写状态机24B包括可被处理电路1进行存取以至于更新数据的锁存寄存器G，该锁存寄存器G独立于锁存寄存器A-F。锁存寄存器G中的数据被提供给内部时钟产生电路3作为时钟周期控制信号。
以这种结构，不必提供一个用于控制控制码产生电路2和处理电路1中的内部时钟信号周期的专用控制码。内部时钟信号的周期可以由用于写入数据“1”到锁存寄存器G中的控制码扩展，内部时钟信号的周期可以由用于写入数据“0”到锁存寄存器G中的控制码返回到缺省周期(即被缩短)。
在这种情况下，如图5所示，为了升高内部电压，内部时钟信号的周期被设置为根据电源电压适合于电压升高电路的电压特性的时钟周期。由于这种设置，从内部电压的电压升高操作完成直到写脉冲电压或者擦除脉冲电压应用的开始可以避免产生额外的等待时间。
在应用写脉冲电压或擦除脉冲电压之前，直接将用于向锁存寄存器G中写入数据“1”的控制码提供给处理电路1。在接收到这个控制码时，处理电路1向锁存寄存器G写入数据“1”，锁存寄存器G输出时钟周期控制信号“1”到内部时钟产生电路3。在接收到时钟周期控制信号“1”时，内部时钟产生电路3产生一个具有扩展的时钟周期的内部时钟信号。所以，可以获得具有足以正确地执行写数据到存储单元或从存储单元擦除数据的脉冲宽度的写脉冲电压或者擦除脉冲电压。
在写脉冲电压或擦除脉冲电压的应用被终止之后，用于向锁存寄存器G中写入数据“0”的控制码被提供给处理电路1。在接收到这个控制码时，处理电路1写数据“0”到锁存寄存器G中，并且锁存寄存器G输出时钟周期控制信号“0”到内部时钟产生电路3。在接收到时钟周期控制信号“0”时，内部时钟产生电路3产生一个具有缩短的时钟周期的内部时钟信号。从而，时钟周期被返回到适合于电压降低电路的周期，其避免了从内部电压的电压降低操作的完成直到处理的终止产生额外的等待时间。
图7是写状态机24B(图6)中的处理电路1对锁存寄存器A-G的一个访问操作流程的流程图。图8是写状态机24B(图6)中内部时钟信号与处理电路对锁存寄存器A-G的访问操作之间关系的时序图。在一个时钟周期里访问一个锁存寄存器。
如图7和图8所示，在步骤11，顺序地访问被定位在相对接近于处理电路1的锁存寄存器A，B和C。在这一点上，内部时钟信号的周期被设置成适合于访问多个锁存寄存器中被定位在相对接近于处理电路1的锁存寄存器A-C，从而消耗较少时间访问的时钟周期。
在步骤12，控制码产生电路2提供用于扩展内部时钟信号周期的控制码到处理电路1。根据该控制码，时钟控制信号产生电路1A(图2)产生时钟周期控制信号“1”，或处理电路1访问锁存寄存器G(图6)并且锁存寄存器G输出时钟周期控制信号“1”。然后，时钟周期控制信号“1”被提供给内部时钟产生电路3。内部时钟产生电路3产生一具有扩展时钟周期的内部时钟信号，其足以保证处理电路1对位于相对远离处理电路1的锁存寄存器D-F的访问。
在步骤13，同步于具有扩展的时钟周期的内部时钟信号顺序访问锁存寄存器D、E和F。
在步骤14，用于返回内部时钟信号周期到缺省周期的控制码由控制码产生电路2提供。根据该控制码，时钟控制信号产生电路1A(图2)产生时钟周期控制信号“0”，或者处理电路1访问锁存寄存器G(图6)并且锁存寄存器G输出时钟周期控制信号“0”。然后，时钟周期控制信号“0”被提供给内部时钟产生电路3。内部时钟产生电路3产生一具有较短时钟周期的内部时钟信号，其适合于访问位于相对接近于处理电路1的锁存寄存器A-C。
在步骤15，顺序访问锁存寄存器A-C。
如以上描述的，在第二实例中，控制内部时钟信号的周期(i)以便当在短周期时间内访问一个可被处理电路1访问的锁存寄存器时，额外等待时间被充分地消除，以便提高向存储单元中写入数据和从存储单元中擦除数据的速度，和(ii)以便保证有充足的访问时间由处理电路1来访问一个需要相对长的访问时间的锁存寄存器，以保持写特性和擦除特性不变。
根据本发明，第一和第二实例涉及一种半导体存储器装置。根据本发明的半导体存储器装置可以被容易地结合到像便携式电话或者电脑之类的电子信息装置中，具有本发明提供的效果。一个这样的例子是图17所示的电子信息装置5。电子信息装置5包括一个诸如闪速存储器的信息存储装置，一个操作输入装置，一用于显示例如一初始的屏幕或一信息处理结果的显示装置，和一个CPU(中央处理单元)，用于接收来自于操作输入装置的各种操作指令(例如，用于便携式电话的各种功能的输入操作)和执行基于指定的信息处理程序或在其中获得的数据的不同类型的处理。
根据本发明的半导体存储器装置，根据不同存储操作的操作时间特性来改变内部时钟信号的周期，该装置能被便利地用作信息存储装置。
如上所述，根据本发明，内部控制信号产生电路控制内部时钟产生电路以便切换内部时钟信号的周期。由于这种结构，为了升高或降低内部电压，根据外部输入的电源电压，时钟信号的周期可以被设置成为一种适合于内部电压产生电路中电压升高电路或电压降低电路的电压特性(操作时间特性)的周期。所以，从内部电压的电压升高操作完成直到写脉冲电压或擦除脉冲电压应用的开始、和从内部电压的电压降低操作完成直到处理的终止可以充分地消除额外的等待时间。这样提高了向存储单元写数据或从存储单元擦除数据的速度。为了向存储单元应用写脉冲电压或擦除脉冲电压，内部时钟信号的周期被切换成为适合于数据写或数据擦除(操作时间特性)的周期。这样允许写脉冲电压或擦除脉冲电压具有足以正确地执行数据写或数据擦除的脉冲宽度。所以，写特性和擦除特性能够保持不变。
根据本发明，如上所述内部时钟信号的周期是可切换的。所以，用于访问被定位在相对接近于处理电路、由此可以被处理电路在一个短的访问时间里访问的锁存器部分的时钟周期被设置为相对短。从而，充分消除了额外等待时间，以至于升高了向存储单元写数据或从存储单元擦除数据的速度。用于访问被定位在相对远离于处理电路、由此处理电路需要一个较长访问时间的锁存器部分的时钟周期被设置为相对长。从而，确保了充分的访问时间来访问远离处理电路的锁存器部分，以至于保持写特性和擦除特性不变。
在不背离本发明的范围和精神下，本领域技术人员将很明显并容易地做出其它各种修改。因此，并不意味着附加到这里的权利要求的范围局限于在此阐述的说明，而应当广泛地解释所述权利要求。
权利要求
1.一种半导体存储装置，用于通过控制内部电压和存储操作电压执行存储操作，其中根据存储操作的操作时间特性而改变内部时钟信号的周期。
2.一种半导体存储装置，用于通过顺序控制内部电压升高到一个指定电压、应用用于向存储单元写入数据或从存储单元擦除数据的存储操作电压、及降低已升高的内部电压到一个指定电压执行诸如向存储单元写入数据或从存储单元中擦除数据的存储操作，其中根据存储操作的操作时间特性而改变内部时钟信号的周期。
3.一种根据权利要求1所述的半导体存储装置，包括内部时钟产生电路，用于产生具有不同周期的内部时钟信号；和内部控制信号产生电路，用于产生第一内部控制信号，根据当内部电压升高和当内部电压降低时的操作时间特性以及当应用写电压和应用擦除电压时的操作时间特性控制要切换的内部时钟信号的周期。
4.一种根据权利要求2所述的半导体存储装置，包括内部时钟产生电路，用于产生具有不同周期的内部时钟信号；和内部控制信号产生电路，用于产生第一内部控制信号，根据当内部电压升高和当内部电压降低时的操作时间特性以及当应用写电压和应用擦除电压时的操作时间特性控制要切换的内部时钟信号的周期。
5.一种根据权利要求4所述的半导体存储装置，其中内部控制信号产生电路产生用于切换内部时钟信号周期的第一内部控制信号，以便用于控制内部电压的升高和已升高的内部电压的降低的内部时钟信号的周期比用于控制应用写电压和擦除电压的内部时钟信号的周期短。
6.一种根据权利要求1所述的半导体存储装置，包括内部时钟产生电路，用于产生具有不同周期的内部时钟信号；和内部控制信号产生电路，包括多个可以锁存锁存数据的锁存器部分和用于访问该多个锁存器部分以便与内部时钟信号同步写和读锁存数据的处理电路，其中所述内部控制信号产生电路产生用于根据当处理电路访问锁存器部分时的操作时间特性控制要切换的内部时钟信号的周期的第二内部控制信号，并输出该第二内部控制信号给内部时钟产生电路。
7.一种根据权利要求2所述的半导体存储装置，包括内部时钟产生电路，用于产生具有不同周期的内部时钟信号；和内部控制信号产生电路，包括多个可以锁存锁存数据的锁存器部分和用于访问该多个锁存器部分以便与内部时钟信号同步写和读锁存数据的处理电路，其中所述内部控制信号产生电路产生用于根据当处理电路访问锁存器部分时的操作时间特性控制要切换的内部时钟信号的周期的第二内部控制信号，并输出该第二内部控制信号给内部时钟产生电路。
8.一种根据权利要求7所述的半导体存储装置，其中内部控制信号产生电路产生用于切换内部时钟信号周期的第二内部控制信号，以便当在多个锁存器部分中位于相对接近处理电路的锁存器部分中的一个被访问时的内部时钟信号的周期比当在多个锁存器部分中位于远离处理电路的锁存器部分中的一个被访问时的内部时钟信号周期短。
9.一种根据权利要求4所述的半导体存储装置，包括包括多个在行方向和在列方向排列的存储单元的存储器阵列；和内部电压产生电路，用于升高电源电压以产生向存储单元写入数据和从存储单元擦除数据所需的内部电压以及用于降低已升高的内部电压，其中内部控制信号产生电路产生第三内部控制信号，用于控制由内部电压产生电路执行的内部电压的升高、已升高内部电压的降低并用于控制向存储单元写数据的写脉冲电压和从存储单元擦除数据的擦除脉冲电压的应用。
10.一种根据权利要求7所述的半导体存储装置，包括包括多个在行方向和在列方向排列的存储单元的存储器阵列；和内部电压产生电路，用于升高电源电压以产生向存储单元写入数据和从存储单元擦除数据所需的内部电压以及用于降低已升高的内部电压，其中内部控制信号产生电路产生第三内部控制信号，用于控制由内部电压产生电路执行的内部电压的升高、已升高内部电压的降低并用于控制向存储单元写数据的写脉冲电压和从存储单元擦除数据的擦除脉冲电压的应用。
11.一种根据权利要求4所述的半导体存储装置，其中内部控制信号产生电路包括具有内置控制码的控制码产生电路，该内置控制码描述用于执行由外部输入命令指示的操作的算法，其中内部控制信号产生电路产生第一内部控制信号以便控制码产生电路提供对应于该命令的控制码并顺序执行控制码中描述的算法。
12.一种根据权利要求7所述的半导体存储装置，其中内部控制信号产生电路包括一个具有内置控制码的控制码产生电路，该内置控制码描述用于执行由外部输入命令指示的操作的算法，其中内部控制信号产生电路产生第二内部控制信号以便控制码产生电路提供对应于该命令的控制码并顺序执行控制码中描述的算法。
13.一种根据权利要求11所述的半导体存储装置，其中内部控制信号产生电路还包括一个时钟周期控制信号产生部分，用于向内部时钟产生电路提供时钟周期控制信号作为第一或第二内部控制信号用于改变内部时钟信号的周期，其中所述控制码产生电路还存储用于扩展内部时钟信号的周期的控制码和用于缩短内部时钟信号的周期的控制码，当用于扩展内部时钟信号周期的控制码被从控制码产生电路中提供给内部控制信号产生电路时，时钟周期控制信号产生部分输出用于扩展内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路，并且当用于缩短内部时钟信号周期的控制码被从控制码产生电路提供给内部控制信号产生电路时，时钟周期控制信号产生部分输出用于缩短内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路。
14.一种根据权利要求12所述的半导体存储装置，其中内部控制信号产生电路还包括一个时钟周期控制信号产生部分，用于向内部时钟产生电路提供时钟周期控制信号作为第一或第二内部控制信号用于改变内部时钟信号的周期，其中所述控制码产生电路还存储用于扩展内部时钟信号的周期的控制码和用于缩短内部时钟信号的周期的控制码，当用于扩展内部时钟信号周期的控制码被从控制码产生电路中提供给内部控制信号产生电路时，时钟周期控制信号产生部分输出用于扩展内部时钟信号的周期的第一或第二内部控制信号到内部时钟产生电路，并且当用于缩短内部时钟信号周期的控制码被从控制码产生电路提供给内部控制信号产生电路时，时钟周期控制信号产生部分输出用于缩短内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路。
15.一种根据权利要求11所述的半导体存储装置，其中内部控制信号产生电路还包括一个时钟周期控制信号锁存器部分，用于向内部时钟产生电路提供时钟周期控制信号作为第一或第二内部控制信号以改变内部时钟信号的周期，其中所述控制码产生电路还存储用于扩展内部时钟信号周期的控制码和用于缩短内部时钟周期的控制码，当用于扩展内部时钟信号周期的控制码被从控制码产生电路提供给内部控制信号产生电路时，时钟周期控制信号锁存器部分中的锁存数据被更新并且时钟周期控制信号锁存器部分输出用于扩展内部时钟信号的周期的第一或第二内部控制信号到内部时钟产生电路，并且当用于缩短内部时钟信号周期的控制码被从控制码产生电路提供给内部控制信号产生电路时，时钟周期控制信号锁存器部分中的锁存数据被更新并且时钟周期控制信号锁存器部分输出用于缩短内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路。
16.一种根据权利要求12所述的半导体存储装置，其中内部控制信号产生电路还包括一个时钟周期控制信号锁存器部分，用于向内部时钟产生电路提供时钟周期控制信号作为第一或第二内部控制信号以改变内部时钟信号的周期，其中所述控制码产生电路还存储用于扩展内部时钟信号周期的控制码和用于缩短内部时钟周期的控制码，当用于扩展内部时钟信号周期的控制码被从控制码产生电路中提供给内部控制信号产生电路时，时钟周期控制信号锁存器部分中的锁存数据被更新并且时钟周期控制信号锁存器部分输出用于扩展内部时钟信号的周期的第一或第二内部控制信号到内部时钟产生电路，并且当用于缩短内部时钟信号周期的控制码被从控制码产生电路提供给内部控制信号产生电路时，时钟周期控制信号锁存器部分中的锁存数据被更新并且时钟周期控制信号锁存器部分输出用于缩短内部时钟信号周期的第一或第二内部控制信号到内部时钟产生电路。
17.一种根据权利要求13所述的半导体存储装置，其中当控制用于应用写脉冲电压或擦除脉冲电压到存储单元作为写电压或擦除电压的操作时，或当访问位于相对远离处理电路的锁存器部分时，将用于扩展内部时钟信号周期的控制码从控制码产生电路提供给内部控制信号产生电路，当控制用于应用写脉冲电压或擦除脉冲电压到存储单元作为写电压或擦除电压的操作时，或当访问一个位于相对接近处理电路的锁存器部分时，将用于缩短内部时钟信号的控制码从控制码产生电路提供给内部控制信号产生电路。
18.一种根据权利要求16所述的半导体存储装置，其中当控制一个用于应用写脉冲电压或擦除脉冲电压到存储单元作为写电压或擦除电压的操作时，或当访问位于相对远离处理电路的锁存器部分时，将用于扩展内部时钟信号周期的控制码从控制码产生电路提供给内部控制信号产生电路，当控制用于应用写脉冲电压或擦除脉冲电压到存储单元作为写电压或擦除电压的操作时，或当访问一个位于相对接近处理电路的锁存器部分时，将用于缩短内部时钟信号的控制码从控制码产生电路提供给内部控制信号产生电路。
19.一种使用根据权利要求1所述的半导体存储装置的电子信息装置，以根据存储操作的操作时间特性改变内部时钟信号的周期以便缩短存储操作所需的时间。
20.一种使用根据权利要求2所述的半导体存储装置的电子信息装置，以根据存储操作的操作时间特性改变内部时钟信号的周期以便缩短存储操作所需的时间。
全文摘要
在一个用于通过控制内部电压和存储操作电压执行存储操作的半导体存储装置中，根据存储操作的操作时间特性而改变内部时钟信号的周期。
文档编号G11C16/32GK1442862SQ0311073
公开日2003年9月17日 申请日期2003年2月13日 优先权日2002年2月13日
发明者木曾弘志 申请人:夏普公司