专利名称：具有加电读模式的非易失半导体存储器的制作方法
本申请要求在2002年2月2日申请的韩国专利申请No.2002-6043的优先权，在这里引证其内容仅供参考。
在进行加电读操作之前需要最小的字线(wordline)电压。在具有适当的字线电压之前执行的加电读操作不起作用，或将产生无效数据。一个原因是，如果字线电压低于所需的电平，则利用较低的字线电压进行读操作并且耦合字线电压的存储单元(例如导通单元)被限制(condition)较小的通道电流，导致导通单元的读取操作失败。
下面参照附图更全面地介绍本发明的前述特征和优点。
通过参照下面结合附图的详细说明使本发明的更完全的评价及其很多的优点更明显和更易被理解，附图中相同的参考标记表示相同或相似的部件。
图1是根据本发明实施例的非易失半导体存储器件的方框图。
图2是可用在图1所示存储器件中的加电检测器的电路图。
图3是可用在图1所示存储器件中的读电压发生器的电路图。
图4是可与图3所示的读电压发生器一起使用的振荡器的电路图。
图5是可用在图4中的振荡器中的电荷泵的电路图。
图6是可通过图1的存储器件执行的加电读操作的时序图。
具体实施例方式
在下面以解释为目的的说明中，给出了特殊数字、材料和结构，以便提供本发明的全面理解。然而，本领域技术人员应该明白在没有具体细节的情况下也可以实施本发明。在其它例子中，以示意图或方框图形式示出了公知的系统，以便清楚说明本发明。
图1表示根据本发明实施例的非易失存储器100的功能结构。非易失存储器100可以是用于自举(bootstrap)计算机系统的一种异步存储器，如NOR闪烁存储器、掩模ROM或铁电存储器。参见图1，非易失存储器100包括存储单元阵列110、读出电路120、列门电路130、数据输出缓冲器140、地址缓冲器150、行解码器160、列解码器170、加电检测器180、反相器INV10、S-R触发器190、读电压发生器200、读启动电路210、以及读控制器220。读电路包括读出电路120、列门电路130、行解码器160、和列解码器170，它们结合使用以从存储单元阵列110读出数据。
存储单元阵列110由设置在字线(或行)和位线(或列)上的大量存储单元构成。每个独立的存储单元可以是例如电可擦和可编程NOR闪烁存储单元、通过离子注入制造的掩模ROM单元或电可编程的铁电存储单元。利用NOR闪烁存储单元或掩模ROM单元，读出电路120检测来自设置在交叉部分上的存储单元的数据。被检测的数据传送给数据输出缓冲器130。而利用铁电存储单元，读出电路120检测来自被行解码器160选择的行的存储单元的数据，然后被检测的数据通过由列解码器170操作的列门电路130传送给数据输出缓冲器140。将来自地址缓冲器150的行地址提供给行解码器160，而来自地址缓冲器150的列地址施加到列解码器170。
当电源电压Vcc高于预定电压VDET时，加电检测器180(图2)产生加电检测信号PWRUP。当电源电压Vcc低于预定电压VDET时，加电检测信号PWRUP处于低电平，并且在Vcc高于VDFT时，加电检测信号PWRUP处于高电平。参见图2，加电检测器180由电阻器R10、NMOS晶体管MN10以及反相器INV12、INV14和INV16构成。电阻器R10连接在Vcc和节点N1之间，NMOS晶体管连接在节点N1和地电压GND之间。NMOS晶体管MN10的栅极也耦合到节点N1。反相器INV12、INV14和INV16从节点N1串联连接到加电检测信号PWRUP的输出端。在加电时，节点N1的电压随着电源电压Vcc的开始上升而增加。在NMOS晶体管MN10处于截止状态期间，加电检测信号PWRUP保持在低电平。然后，当N1电压上升到足以使NMOS晶体管MN10导通时，加电检测信号PWRUP变为高电平。
参见图3，S-R触发器190通过从反相器INV10提供的反相加电检测信号nPWRUP复位，并且S-R触发器190的输出信号FF_OUT导致低电平。当nPWRUP从低电平转换到高电平时，或者当电源信号Vcc低于VDET时，使S-R触发器复位。从读电压发生器200提供的检测信号Comp设置S-R触发器190使输出信号FF_OUT为高电平，为此当电源电压Vcc高于VDET时使反相加电检测信号nPWRUP从高电平回到低电平。
当加电检测信号PWRUP被激活到高电平时，读电压发生器200开始产生读电压(或字线电压)VWL，当VWL达到所需的电压电平(或目标电压电平)时结束VWL的产生。如果读电压VWL低于所需的电压电平，则读电压发生器200恢复它的读电压VWL的输出。通知读电压是否高于所需的电压电平的检测信号Comp用做S-R触发器190的设置信号。当检测信号Comp首先从低电平变为高电平时，S-R触发器190的输出信号FF_OUT也从低电平变为高电平。保持高电平输出信号FF_OUT，直到电源电压Vcc关闭或变为低于VDET为止。
响应S-R触发器输出信号FF_OUT和地址缓冲器150的输出信号，读启动电路210(图1)产生读启动信号RS。当出现以下情况时用高电平脉冲激活读启动信号READ_START输出信号FF_OUT设置在高电平时；在加电时读电压VWL达到所需的电压电平时；或地址缓冲器150的输出信号为了转换(transition)而变化时，这意味着在加电读操作之后同步地响应外部地址的输入，开始读操作。响应读启动信号READ_START，在加电之后读控制器220使读出电路120进行稳定读操作。
如图3所示，读电压发生器200由分压器201、比较器202、振荡器203和电荷泵204构成。分压器201通过串联在VWL和GND之间的电阻器R11和R12确定来自读电压VWL的分配电压Vdiv。比较器202只在加电检测信号PWRUP是高电平激活时是导电的，并通过比较分配电压Vdiv与参考电压Vref产生检测信号Comp。当Vdiv低于Vref时，检测信号Comp变为低电平，当Vdiv高于Vref时，Comp为高电平。高电平的Comp设置S-R触发器190。
如图4所示，响应信号Comp和nPWRUP，振荡器203产生时钟信号CLK_PUMP，包括NOR门G10、反相器INV18、电阻器R14、电容器C10、和反相器INV20和INV22。当电源电压Vcc低于检测电压VDET或分配电压Vdiv高于参考电压Vref时，不会从振荡器203产生时钟信号CLK_PUMP，当Vcc高于VDET时(例如在Vcc的约3.3V中的2.3V)和Vdiv低于Vref时，将有效地产生时钟信号CLK_PUMP。
如图5所示，响应从振荡器203提供的时钟信号CLK_PUMP，电荷泵204产生读电压VWL。电荷泵204包括反相器INV24和INV26、电容器C12、C14、C16和C18、以及PMOS晶体管MP10、MP12、MP14、MP16和MP18，如图5所示。读电压VWL在自举到其工作电压电平之前预先充电到Vcc电平。
图6表示在根据本发明实施例的非易失半导体存储器中的加电读操作的时序图。随着电源电压Vcc(用在嵌入当前非易失半导体存储器的系统中)逐渐增加，加电检测器180检测到电源电压Vcc达到预定检测电压VDET。如果电源电压Vcc低于VDET，在低电平建立加电检测信号PWRUP，以便借助从反相器INV10输出的高电平nPWRUP使S-R触发器190复位。
当电源电压Vcc达到预定检测电压VDET时，加电检测信号PWRUP变为高电平。然后，通过高电平加电检测信号PWRUP使NMOS晶体管MN12导通，以便比较分配电压Vdiv与参考电压Vref。由于读电压VWL在加电时处于所需的电压电平(例如5V)以下，因此振荡器203产生时钟信号CLK_PUMP，以便驱动电荷泵204。
当增加的从电荷泵204的输出的读电压VWL达到所需的电压时，即Vdiv高于Vref时，检测信号Comp从低电平增加到高电平。在此期间，S-R触发器190的输出信号FF_OUT也从低电平上升到高电平。响应输出信号FF_OUT的上升，读启动电路210(图1)产生具有高电平、短脉冲的读启动信号READ_START。
读控制器220响应读启动信号READ_STRAT以进行加电读操作。在电源电压Vcc达到所需的电压电平之前，从外部系统主机给存储器施加初始地址。借助地址缓冲器150将外部地址XA传送给行和列解码器160和170，如图1所示。行和列解码器160和170根据接收的地址标明存储单元。储存在被选择存储单元中的数据被读出电路120检测，然后通过列门电路130发送到数据输出缓冲器140。之后，响应输出启动(enable)信号，从存储器芯片输出被锁存在数据输出缓冲器140中的数据。
本实施例采用从系统主机(例如系统控制器，如CPU)提供的外部地址，可以制备用于进行加电读操作的地址。例如，利用加电检测器180的加电检测信号PWRUP控制地址缓冲器150可以产生初始地址。
包括本发明实施例的存储器件的具体例子可包括设置成行和列的矩阵的存储单元的存储单元阵列；电压检测器，在加电时在电源电压达到第一检测电压时，用于激活第一检测信号；读电压发生器，用于响应第一检测信号产生读电压和当读电压达到第二检测电压时用于激活第二检测信号；读启动信号发生器，用于响应第二检测信号的激活产生读启动信号；读电路，以及用于响应读启动信号从存储单元阵列读取数据的读电路。
第一检测电压低于电源电压。存储器可用作计算机系统中的自举存储器。该存储器可以是异步存储器，例如可以是NOR型闪烁存储器或掩模ROM。
在本发明的另一方案中，非易失半导体存储器包括设置成行和列的矩阵的存储单元的存储单元阵列；第一电压检测器，在加电时在电源电压达到第一检测电压时，用于激活第一检测信号；读电压发生器，用于响应第一检测信号产生读电压和当读电压达到第二检测电压时用于激活第二检测信号；行解码器，用于响应行地址而选择一行和用于将读电压传送给被选行；列解码器，用于响应列地址而选择一部分列；读启动信号发生器，用于响应第二检测信号的激活产生读启动信号；读出电路，用于从由被选行和列表示的存储单元读取数据；读控制器，用于响应读启动信号而操作读出电路。
在本发明的另一方案中，可在加电读模式操作的非易失半导体存储器包括设置成行和列的矩阵的存储单元的存储单元阵列；第一电压检测器，在加电时在电源电压达到第一检测电压时，用于激活第一检测信号；地址缓冲器，用于接收外部地址；读电压发生器，用于响应第一检测信号产生读电压和当读电压达到第二检测电压时用于激活第二检测信号；行解码器，用于响应外部地址当中的行地址而选择一行和用于将读电压传送给被选行；列解码器，用于响应外部地址当中的列地址而选择一部分列；读出电路，用于从由被选行和列表示的存储单元读取数据；触发器，其由第一检测信号复位和由第二检测信号设置；读启动信号发生器，当通过激活第二检测信号设置触发器时用于产生读启动信号；以及读控制器，用于响应读启动信号而操作读出电路。
读电压发生器可包括振荡器，用于响应第一和第二检测信号产生时钟信号以及电荷泵，用于响应时钟信号产生读电压；其中第二检测信号是在第一检测信号的激活状态下通过比较参考电压与从读电压分配的电压形成的。电源电压达到目标电压之后，在地址缓冲器的输出随着转换而变化时，读启动电路产生读启动信号。
而且，根据本发明的实施例，用于在非易失存储器中进行加电读操作的方法可包括在加电时在电源电压达到第一检测电压时，激活第一检测信号；响应第一检测信号的激活，产生字线电压；检测字线电压达到第二检测电压的时间；以及在字线电压达到第二检测电压时，对存储器进行读操作。
关于上述说明和参考附图，由于在确定读电压(或字线电压)是否达到所需的电压电平之后激活加电读操作，可以防止在较低读电压下进行，在不会不正常工作的情况下提供稳定的加电读操作。
虽然为了表示的目的已经公开了本发明的优选实施例，但是本领域技术人员应该明白在不脱离如所附权利要求书中所述的发明的范围和精神的情况下可以做出各种修改、添加和替换。
权利要求
1.一种非易失半导体存储器，包括设置成行和列的矩阵的存储单元阵列；电压检测器，在加电阶段，在电源电压达到第一检测电压时用于激活第一检测信号；读电压发生器，用于响应第一检测信号产生读电压和在读电压达到第二检测电压时用于激活第二检测信号；读启动信号发生器，用于响应第二检测信号的激活产生读启动信号；及读电路，用于响应读启动信号从存储单元阵列读取数据。
2.根据权利要求1所述的存储器，其中第一检测电压低于标准电源电压。
3.根据权利要求1所述的存储器，其中存储器是计算机系统中的自举存储器。
4.根据权利要求1所述的存储器，其中存储器是异步存储器。
5.根据权利要求4所述的存储器，其中异步存储器是NOR型闪烁存储器。
6.根据权利要求4所述的存储器，其中异步存储器是掩模ROM。
7.一种非易失半导体存储器，包括设置成行和列的矩阵的存储单元阵列；第一电压检测器，在加电时在电源电压达到第一检测电压时，用于激活第一检测信号；读电压发生器，用于响应第一检测信号产生读电压和当读电压达到第二检测电压时用于激活第二检测信号；行解码器，用于响应行地址而选择一行和用于将读电压传送给被选行；列解码器，用于响应列地址而选择一部分列；读启动信号发生器，用于响应第二检测信号的激活产生读启动信号；读出电路，用于从由被选行和列表示的存储单元读取数据；及读控制器，用于响应读启动信号而操作读出电路。
8.根据权利要求7的存储器，其中第一检测电压低于标准电源电压。
9.根据权利要求7的存储器，其中存储器是计算机系统中的自举存储器。
10.根据权利要求7的存储器，其中存储器是异步存储器。
11.根据权利要求10的存储器，其中异步存储器是NOR型闪烁存储器。
12.根据权利要求10的存储器，其中异步存储器是掩模ROM。
13.根据权利要求7的存储器，其中行和列地址是从存储器外部的源输送到存储器。
14.一种可在加电读模式中工作的非易失半导体存储器，包括设置成行和列的矩阵的存储单元阵列；第一电压检测器，在加电阶段，在电源电压达到第一检测电压时，用于激活第一检测信号；地址缓冲器，用于接收外部地址；读电压发生器，用于响应第一检测信号产生读电压和当读电压达到第二检测电压时用于激活第二检测信号；行解码器，用于响应外部地址当中的行地址而选择一行和用于将读电压传送给被选行；列解码器，用于响应外部地址当中的列地址而选择一部分列；读出电路，用于从由被选行和列表示的存储单元读取数据；触发器，由第一检测信号复位和由第二检测信号设置；读启动信号发生器，当通过激活第二检测信号设置触发器时，用于产生读启动信号；及读控制器，用于响应读启动信号而操作读出电路。
15.根据权利要求14的存储器，其中第一检测电压低于电源电压。
16.根据权利要求14的存储器，其中存储器用作计算机系统中的自举存储器。
17.根据权利要求14的存储器，其中读电压发生器包括振荡器，用于响应第一和第二检测信号产生时钟信号；及电荷泵，用于响应时钟信号产生读电压。
18.根据权利要求14的存储器，其中在第一检测信号的激活状态下，在比较参考电压与从读电压分配的电压之后，生成第二检测信号。
19.根据权利要求14的存储器，其中存储器是异步存储器。
20.根据权利要求14的存储器，其中读启动电路发生器被构成，以便在电源电压达到目标值之后，在地址缓冲器的输出随着转换而变化时产生读启动信号。
21.一种用于在非易失存储器中进行加电读操作的方法，该方法包括在加电阶段，在电源电压达到第一检测电压时，激活第一检测信号；响应第一检测信号的激活，产生字线电压；确定字线电压达到第二检测电压的时间；及在字线电压达到第二检测电压时，对存储器进行读操作。
22.根据权利要求21的方法，其中在试点阶段之后同步地响应外部地址的转换，进行读操作。
全文摘要
公开了一种在加电时进行自动读操作的非易失半导体存储器。为了自动读操作，在加电时，当电源电压达到第一电压时开始产生字线电压。当字线电压被充电到所需的电压电平时，开始自动读操作。
文档编号G11C8/00GK1435845SQ0311986
公开日2003年8月13日 申请日期2003年2月2日 优先权日2002年2月2日
发明者李升根 申请人:三星电子株式会社