专利名称：电荷捕获非易失性存储器的编程操作方法
技术领域：
本发明涉及电可编程可擦除非易失性存储器，特别是涉及电荷捕获存储器的编程操作。
背景技术：
基于电荷储存结构(charge storage structure)的电可编程可擦除非易失性存储器技术被称为EEPROM和快闪存储器(flash memory)，用于各种现代应用。有多种存储单元(memory cell)结构被用于EEPROM和快闪存储器。随着集成电路尺寸的不断缩小，人们对基于电荷捕获介电层(chargetrapping dialectric layer)的存储单元结构越来越感兴趣，因为其制造工艺的可测量性(scalability)和简单性(simplicity)。例如，已知的基于电荷捕获介电层的存储单元结构的产业名称包括NROM、SONOS和PHINES。这些存储单元结构通过将电荷捕获在电荷捕获介电层(如氮化硅)中储存数据。负电荷被捕获后，存储单元的阈电压(threshold voltage)就会上升。通过除去电荷捕获层中的负电荷降低存储单元的阈电压。
许多现有技术的器件中使用的基本技术之一是将电荷注入电荷储存元件，这种技术被称为热电子注入(hot electron injection)。热电子注入是在存储单元的控制栅极(control gate)上施加高电压、在漏极(drain)上施加高电压、并在源极(source)接地或施加低电压。这种偏压配置导致电流流入沟道(channel)，并且由于高控制栅电压形成的电场使热电子由沟道注入电荷储存元件。利用热电子注入技术编程的SONOS类型单元在本说明书中被称为NROM单元。
用于热电子注入的偏压方法存在许多种变化。这些变化产生的一个主要问题是在于在一个大的阵列中存储单元在编程操作中的表现并不一致所引起的。因此，对于某一给定的编程脉冲，注入单一器件上的阵列中存储单元的电荷储存元件中的电荷量的分布很宽。经过编程脉冲后的宽分布的电荷使存储单元阈电压的预测变得困难。相应地，产生了试图算出电荷分布的算法，典型的作法是在施加编程脉冲后执行一校验操作，测试存储单元在脉冲后的阈值。如果在第一脉冲后阈值未达到目标阈值，那么就重试编程，之后再进行一次校验操作，如此类推。Bloom等人在2002年5月28日授权的美国专利6,320,786“PROGRAMMING OF NONVOLATILE MEMORY CELLS”和Parker在2001年4月17日授权的美国专利6,219,276“MULTILEVEL CELLPROGRAMMING”中讨论了这一问题。
某些传统的编程方法是基于施加恒定漏极电压的算法、在编程操作期间步进漏极电压的算法，以及在编程操作期间步进栅极电压的算法。然而，这些用于NROM的算法不会在许多次脉冲后导致阈电压收敛，同时要求进行校验操作以便确定操作的结束。校验操作非常耗时，并要求复杂的编程算法和支持电路。在浮置栅极快闪存储器中，尽管一些编程算法可以自收敛，但是能够提高编程速度和精确度。
因此有必要为自收敛的电荷储存存储单元提供一种编程算法，除去或减少对校验操作的需要，并减少程序操作所需要的时间。还有，有必要提供一种自收敛在多于一个目标阈值电平的编程算法，这样就能够在一单个存储单元进行多位存储。
发明内容
本发明提供一种每个单元多位自收敛编程的方法，电荷储存存储单元具有在一个衬底内的源极和漏极、电荷储存元件和一控制栅极。在一个实施例中，该方法包括从待存储于存储单元中的多于两个的数据值中确定一个数据值，并向该控制栅极施加一个对应该确定数据值选定的一组预定栅极电压中的一个栅极电压。编程参数受到控制以便建立一个由该选定的栅极电压确定的自收敛阈值状态。以这种方式，阈值电压向一个对应该存储单元确定数据值的目标阈值收敛。在各个实施例中，减少或消除了程序校验操作，从而减少了程序操作所需要的总体时间，并提高了器件的性能。
该方法的实施方式包括从待存储于存储单元的两个以上数据值中确定一个数据值；在一程序操作中相对于一参考电压向控制栅极施加一栅极电压、相对于该参考电压向第一端子施加一源极电压、并相对于该参考电压向第二端子施加一漏极电压，从而通过向电荷储存元件进行热电子注入以引发电荷转移，为存储单元建立一阈电压；和在程序操作的一部分过程中，将栅极电压保持基本恒定在对应确定数据值的预定栅极电压组中的一个栅极电压，在程序操作中电压阈值收敛到对应该确定数据值的目标阈值。
在本发明的又一实施例中，在程序操作期间，单元仅存储两个或超过两个数据值的过程包括施加一连串具有脉冲高度的漏极电压脉冲到存储单元的第二端子，该漏极电压脉冲串包括在程序操作的所述部分期间施加的第一组脉冲(在第一组脉冲之间不进行校验操作)、在程序操作的第二部分期间施加的第二组脉冲、并包括在第二组脉冲中至少两个连续脉冲之间施加的校验脉冲。
在电荷捕获存储单元如SONOS型单元的技术中，在本发明的实施例中，可以在单元的每一侧存储多电平数据(multiplevel data)。
本发明还通过集成电路存储器实现，其包括存储器阵列，其中设置有用以为编程选择存储单元的解码电路。集成电路包括耦接到存储器阵列，并适合于分别施加栅极电压、源极电压和漏极电压到阵列中存储单元的控制栅极、源极和漏极的电压提供电路。程序控制器耦接到解码电路和电压提供电路。如上所述，程序控制器适合于执行程序操作。
本发明适用于采用热电子注入编程的电荷储存存储单元，包括NROM单元，在NROM单元中电荷被捕获到由氮化硅或其他材料构成的电荷捕获层，还包括浮置栅极快闪存储单元，在其中电荷被捕获于多晶硅形成的导电性浮置栅极中。
本发明的实现与现有技术相比要求更少的程序脉冲和更短的编程时间。还可以由于阈值的自收敛避免过多编程(over-programming)。根据本发明的实现，自收敛阈电压的电平可以被很好地控制，实现电荷储存存储单元中的多存储状态。根据本发明的实施例，可以通过设定栅极电压为对应待存储数据值的电平而选择目标阈值，同时减少校验操作所使用的时间。
本发明的其它特点和优点在以下详细说明、附图和权利要求中可以看出。
图1是根据本发明一实施例的带有编程脉冲电压的NROM存储单元的简化示意图。
图2是根据本发明一实施例的基于具有自收敛编程算法的NROM存储单元的集成电路存储设备的简图。
图3是根据本发明一实施例在编程操作中向每个单元具有两位施加电压的示意图。
图4是显示图3的编程操作结果的阈电压对编程时间的关系图。
图5是根据本发明一实施例在编程操作中向每个单元具有三位施加电压的示意图。
图6是显示图5的编程操作结果的阈电压对编程时间的关系图。
图7是根据本发明一实施例在编程操作中施加的电压，包括没有校验操作的第一部分和有校验操作的第二部分。
图8是显示图7的编程操作结果的编程算法对编程时间的关系图。
图9是本发明实施例的编程算法的简化流程图。
图10是本发明实施例的编程算法的简化流程图，操作的第一自收敛部分之后是编程和校验脉冲。
具体实施例方式
以下结合附图1-10及较佳实施例，对依据本发明提出的电何捕获非易失性存储器的编程操作方法其具体实施例详细说明如后。
图1是适用于本发明实施例的NROM存储单元的简化示意图。该存储单元在半导体衬底100上实现。该存储单元包括分别由扩散区形成、被衬底100中的一个沟道隔开的源极101和漏极102。控制栅极103覆盖在该沟道之上。电荷储存单元如电荷捕获层104，被电荷捕获层104和控制栅极103之间的绝缘层106如二氧化硅或氮氧化硅隔离，其还被电荷捕获层104和沟道之间的绝缘层如由二氧化硅或氮氧化硅构成的介电层105隔离。电荷捕获层104由典型的NROM单元中的氮化硅或氮氧化硅构成。在其他实施例中，可以使用其他的电荷捕获材料如Al2O3、HfOX、ZrOX或其他金属氧化物形成存储单元。当单元为热电子编程而被偏压时，由电子“e”符号代表的电荷被捕获于氮化物层中。
为了用热电子注入对存储单元编程，集成电路上的控制电路向源极101施加源极电压VS(如地电势)、向漏极102施加漏极电压VD(一连串递增或恒定电压的脉冲)、向控制栅极103施加栅极电压VG(本例中是以对应多位单元两个以上数据值中的一个数据值的自收敛阈电压所对应设置的恒定电压值)、并向衬底100施加衬底电压VB。该偏压配置引发热电子注入，该热电子注入是由沟道中的电流流动导致的，该沟道借助漏极附近的栅极介电质105提供待注入的热电子，并且其又收敛到一个阈值，下面将详细说明。
图2是包括一个使用具有由状态机(state machine)实现的自收敛程序操作的NROM存储单元实现的存储器阵列200。其他实施例使用具有电荷储存元件而非典型NROM单元中使用的氮化硅电荷捕获层的存储单元，如典型的快闪存储单元中使用的导电性浮置栅极(conductive floating gate)和氮化物以外的材料构成的电荷捕获层。行解码器201，对应线205上的地址，被耦接到多个在存储器阵列200中按行排列的字线202中。列解码器203，对应线205上的地址，被耦接到多个在存储器阵列200中按列排列的位线204。线205上的地址送给列解码器203和行解码器201。方块206中提供有读出放大器(sense amplifier)，并通过数据总线207耦接到列解码器203。通过数据输入线(data-in line)211由集成电路上的输入/输出端口向数据输入结构(图中未示)提供数据。通过数据输出线(data-outline)212由块206中的读出放大器向集成电路上的输入/输出端口提供数据。
在某些实施例中，在芯片中包括有控制阵列200中存储单元的读、编程和擦除的资源。根据本发明的实施例，实现一个自收敛程序操作。这些资源包括块208代表的读/擦除/编程供电电压源和状态机209，它们耦接到阵列200、解码器201、203和集成电路上的其他电路，参与设备的操作。
供电电压源208在不同实施例中利用业界熟知的电荷泵、调压器、分压器等实现，用于供应读、擦除和编程操作中使用的包括负电压在内的各种电压电平。
状态机209支持读、擦除和编程操作。状态机209能够利用业界熟知的专用逻辑电路实现。在另一实施例中，控制器包括通用处理器，可以在同一集成电路实现，该处理器执行一个计算机程序，控制设备的操作。在又一实施例中，利用专用逻辑电路和通用处理器的组合实现状态机。本发明的编程操作在一些实施例中是自收敛的，下面结合图3-10详细说明。
图3是本发明一实施例中用于为图1的NROM单元进行编程操作所施加的栅极和漏极电压的示意图。编程操作的设计是通过向电荷捕获层104注入电荷在存储单元中建立目标阈电压。该编程操作包括向选定的存储单元的源极施加源极电压VS如地电势或其他参考电势；向选定的存储单元的漏极施加漏极电压VD，如迹线301所示；向选定的存储单元的控制栅极施加一个对应待存入该存储单元的数据值的预定栅极电压中选定的栅极电压VG，如迹线302-304所示；并施加衬底偏压VB如地电势或其他参考电势。由图3可以看出，编程操作包括施加一连串具有脉冲高度的漏极脉冲，例如，漏极脉冲在操作期间基本上恒定在大约5伏特。栅极电压VG基本上恒定保持在选定电平上，其与目标阈电压关联。如图所示，迹线302上大约8伏的栅极电压与数据值<10>对应，且目标阈值大约2.5伏特。迹线303上大约10伏的栅极电压与数据值<01>对应，并且目标阈值大约为3.1伏特。迹线304上大约12伏的栅极电压与数据值<00>对应，并且目标阈值大约为3.7伏特。数据据值<11>由被擦除的最低阈值状态表示，是利用热空穴注入或其他加入正电荷或从电荷捕获结构除去负电荷的工艺实现的。在图3所示的特定例子中，漏极电压VD是以一连串恒定脉冲高度大约为5伏特长度大约为1.0微秒的大约10个脉冲施加的。当然还可以使用适合某一实施例的其他脉冲宽度和脉冲高度。
脉冲之间的间隔可以采用零电压的间断。在本发明的自收敛编程算法中，不执行校验操作，脉冲的数量(或编程时间量)被预定为凭经验确定的计数，从而可靠地在整个阵列建立目标阈电压。如下述的实验结果表明，可以在相对少量的时间内实现自收敛，这样本发明的各实施例中可需要10微秒左右编程时间(大约10个脉冲)。
图4是图3所说明的编程算法的阈电压对编程时间图形。VD恒定、VG在电平302接近8伏特算法的反向读出阈值看作是收敛到电平400所示的目标阈值。VD恒定、VG在电平303接近10伏特算法的反向读出阈值看作是收敛到电平401所示的目标阈值。VD恒定、VG在迹线304接近12伏特算法的反向读出阈值看作是收敛到电平402所示的目标阈值。VD恒定、VG在电平接近14伏特算法(图3中未示)的反向读出阈值看作是收敛到电平403所示的目标阈值。
图5所示为图1所示的根据本发明的一个实施例每个单元存储3位数据，并利用步进漏极电压的NROM单元编程操作所施加的栅极和漏极电压。该编程操作被设计为通过将电荷注入电荷捕获层104在存储单元中建立目标阈电压。该编程操作包括向选定的存储单元的源极施加源极电压VS，如地电势或其他参考电势；向选定的存储单元的漏极施加漏极电压VD，如迹线501所示；向选定的存储单元的栅极施加控制栅极电压VG，该电压是由对应待存储于该单元的数据值的预定栅极电压中选定的一个电压，如迹线502-508所示；并施加衬底偏压VB，如地电压或其他参考电压。由图5可以看出，编程操作包括施加一连串具有脉冲高度的漏极脉冲，在操作期间，例如，脉冲高度由大约7伏特增加到大约9伏特。栅极电压VG基本上在一个选定电平保持恒定，其与目标阈电压相互关联。
图6所示为图5的程序算法的阈电压对编程时间的关系图。如图所示，大约为6伏特的栅极电压迹线502对应数据值<110>，且目标阈值电平600大约为1.4伏特。大约为8伏特的栅极电压迹线503对应数据值<101>，且目标阈值电平601大约为2.2伏特。大约为10伏特的栅极电压迹线504对应数据值<100>，且目标阈值电平602大约为3.1伏特。大约为12伏特的栅极电压迹线505对应数据值<011>，且目标阈值电平603大约为4.0伏特。大约为14伏特的栅极电压迹线506对应数据值<010>，且目标阈值电平604大约为4.8伏特。大约为16伏特的栅极电压迹线507对应数据值<001>，且目标阈值电平605大约为5.6伏特。大约为18伏特的栅极电压迹线508对应数据值<000>，且目标阈值电平606大约为6.3伏特。施加大约为20伏特的栅极电压的结果也有所显示，收敛到大约为8.0伏特的目标阈值电平607上。数据值<111>由被擦除的、最低的阈值状态代表，提供与3位数据的8个数据值对应的8个阈值电平。在图3中所示的特点实例中，漏极电压VD以一连串大约10个约为1.0微秒长的脉冲施加，每一步增加0.2伏特的幅度，由大约7伏特增加到大约9伏特。当然也可以使用其他的适合于特定实施例的脉冲宽度和脉冲高度。
在图3和图5所示的实施例中，在程序脉冲之间没有程序校验操作。而是施加了预定数量的脉冲，并且因为程序操作的自收敛性质，该算法在施加该预定数量的脉冲后结束。可以在脉冲串结尾处增加一个校验步骤，确保该单元不会失效。
在另一种算法中，如图3和图5所示，可以在自收敛脉冲组完成之后施加程序操作的第二部分。该第二部分包括为了提供对单元变化更好的控制而施加的检验步骤。图7中示出了没有校验操作的第一部分和有校验操作的第二部分的操作实例。图7的编程操作包括首先执行的第一部分710，其包括向选定的存储单元的源极施加源极电压VS，如地电势或其他参考电势；向选定的存储单元的漏极施加漏极电压VD，如迹线701所示；向选定的存储单元的栅极施加控制栅极电压VG，该电压是由对应待存储于该单元的数据值的预定栅极电压中选定的一个电压，如迹线702所示；并施加衬底偏压VB，如地电压或其他参考电压。由图7可以看出，编程操作的第一部分710包括施加一连串具有脉冲高度的漏极脉冲，例如，该脉冲高度在操作期间基本上恒定在5伏特。栅极电压VG基本上保持在一个选定电平，这与目标阈值电平在第一目标电平712相互关联，第一目标电平712略微小于目标程序校验阈值。在程序操作的第二部分711中，栅极电压被设置为与目标程序校验电平对应的第二目标电平713，支持校验操作，然后与下一个漏极电压脉冲同时施加栅极脉冲714。然后栅极电压被设为校验电平715，并且栅极电压脉冲716与下一个漏极电压脉冲同时施加。重复该过程，直到校验成功或达到最大重试次数后结束。
图8所示为图7中所说明的程序算法的两个部分中阈电压对编程时间的关系。在第一部分711中，读出阈值(read threshold)收敛到对应待存储数据值的第一目标电平801。在程序操作的第二部分中，读出阈值增加到最终目标阈值802。因为没有校验操作，第一部分的执行速度很快。因为只需要对阈值作出很小的改变，第二部分便会快速收敛，并且包括校验操作，可以改善整个阵列的阈值边际(threshold margin)。第二部分中的编程偏压配置不必是自收敛的配置，但可以使其适合于对目标阈值的快速结束，包括但不限于恒定栅极电压与恒定漏极电压、恒定栅极电压与步进漏极电压、步进栅极电压与恒定漏极电压，以及栅极电压步进与漏极电压步进的组合。
图9和图10是实现上述技术的基本程序操作。在图9中，整个过程从存储一特定数据值到一选定存储单元的程序指令开始(块900)。该选定单元的栅极电压对应该特定数据值被设定为某一电压电平(块901)。然后，执行如图3或图5所示的自收敛程序脉冲串，包括施加一程序脉冲(块902)，判定是否达到预定的脉冲计数(块903)。如果在块903，没有达到脉冲计数，那么算法返回到块902施加下一个脉冲。如果在块903，达到了脉冲计数，那么编程脉冲串完成。在本例中，程序操作的脉冲串完成后执行校验操作(块904)。如果该单元成功通过校验，那么程序操作完成(块905)。如果在块904，校验操作失败，那么程序操作失败(块906)。程序操作失败后，可以重试该脉冲串，或可以指示真实失败，这取决于特定的实施方式。
图10是图7的程序操作。在图10中，整个过程从存储一特定数据值到一选定存储单元的程序指令开始(块910)。该选定单元的栅极阈值对应该特定数据值被设定为某一电压电平(块911)。然后，执行如图7所示的自收敛程序脉冲串的第一部分，包括施加一程序脉冲(块912)，判定是否达到预定的脉冲计数(块903)。如果在块913，没有达到脉冲计数，那么算法返回到块912施加下一个脉冲，如果在块913，达到了脉冲计数，那么程序操作的第一部分的一组脉冲在没有校验的情况下完成。接着，在本例中，执行校验操作(块914)。如果该单元成功通过校验，那么程序操作完成(块915)。如果在块914，没有成功通过校验，那么施加程序操作第二部分的程序脉冲(块916)。接着，判定在块917是否已经施加了重试脉冲的最大数。如果否，那么算法返回到块914执行校验操作。如果在块917已经达到了最大计数，那么指示真正失败(块918)。
如本文所述，可以通过控制固定栅极电压下的编程参数达到自饱和读出阈值VT，实现编程速度和可靠性的提高，这些编程参数包括漏极电压、源极电压、脉冲宽度和编程时间。栅极电压是根据待存储的数据值选择的，从而为多电平单元应用定义多饱和阈值状态。在一些实施例中，设定高于饱和阈状态的程序-校验电平，从而在编程序列中不需要校验操作。还有，可以采用包括两个步骤的自饱和编程操作，包括没有校验的第一部分和有校验的第二部分。根据该两步骤操作，在程序序列的没有校验的第一部分，达到小于对应目标数据值的编程校验电平的目标阈值状态。在第二部分，施加的程序脉冲与程序校验步骤，减少了阈电压，从而改善了阵列中阈值的分布。
对于NROM、NROM型和浮置栅极快闪存储器，自饱和读出阈值是预定的、固定的栅极电压，控制着其他编程参数。阈值电平多电平操作的阈值电平周围的电压边际(voltage margin)可以通过调节栅极电压控制。在编程操作中程序校验时间可以被除去或减少，提高了器件的性能。还有提供了两步骤编程方法，第一步骤的执行中没有校验，第二步骤的执行中有校验，减少了程序校验所要求的时间，同时能够进行阈电压分布的精确控制。
本发明提供一种NROM编程的高速、自收敛算法和相关的基于电荷储存结构的非易失存储器。该算法也可以用于浮置栅极快闪存储器。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种对电荷储存存储单元进行编程的方法，该存储单元具有在衬底上作为源极和漏极的第一和第二端子、一个电荷储存元件和一个控制栅，其特征在于该方法包括执行一编程操作借助热电子注入电荷储存元件引发电荷转移，从而为存储单元建立一阈电压，该编程操作包括在编程操作期间向该存储单元的第二端子施加一连串具有脉冲高度的漏极电压脉冲，该串漏极电压脉冲包括在所述编程操作的该部分中施加的第一组脉冲，在脉冲之间没有校验操作，以及在所述编程操作的一第二部分中施加第二组脉冲，并包括在第二组脉冲中的至少两个连续脉冲之间施加校验脉冲；相对于一参考电压向控制栅极施加一栅极电压、相对于该参考电压向第一端子施加一源极电压、并相对于该参考电压向第二端子施加一漏极电压；在编程操作的一个部分中保持栅极电压基本上恒定在一预定栅极电压组中对应该确定数据值的一个栅极电压，在该部分中电压阈值收敛到一个对应该确定数据值的目标阈值。
2.根据权利要求1所述的方法，其特征在于其中所述的操作在编程操作的第一部分中是自收敛的。
3.根据权利要求1所述的方法，其特征在于其中所述的施加操作包括在所述编程操作的第一部分中，向存储单元的第二端子施加一连串具有脉冲高度的漏极电压脉冲，并增加该串中至少两个连续脉冲的漏极电压脉冲高度。
4.根据权利要求1所述的方法，其特征在于其包括在操作期间将衬底耦接到该参考电压。
5.根据权利要求1所述的方法，其特征在于其中所述的存储单元中的电荷储存元件包括非导电性的电荷陷阱。
6.根据权利要求1所述的方法，其特征在于其中所述的存储单元中的电荷储存元件包括导电性的浮置栅极。
7.根据权利要求1所述的方法，其特征在于其中所述的存储单元包括一个NROM单元。
8.根据权利要求1所述的方法，其特征在于其中所述的存储单元包括一快闪存储单元。
9.一种集成电路，其特征在于其包括一个存储器阵列，包括选择编程用存储单元的解码电路，该存储单元具有在衬底中的作为源极和漏极的第一和第二端子、一电荷储存单元、和一控制栅极，该存储单元适合于存储两个以上的数据值；一个耦接到该存储器阵列的电源电压电路，适合于向阵列中存储单元的控制栅极、第一和第二端子分别施加栅极电压、源极电压和漏极电压；和一个耦接到该解码电路和该电压电源电路的编程控制器，其适合于通过热电子注入电荷储存元件引发电荷转移并在选定的存储单元中建立一阈电压，该编程操作包括在编程操作期间向该存储单元的第二端子施加一连串具有脉冲高度的漏极电压脉冲，该串漏极电压脉冲包括在所述编程操作的所述部分中施加的第一组脉冲，脉冲之间没有校验操作，以及在所述编程操作的一第二部分施加第二组脉冲，并包括在第二组脉冲中至少两个连续脉冲之间施加校验脉冲；相对于一参考电压向控制栅极施加一栅极电压、相对于该参考电压向第一端子施加一源极电压、并相对于该参考电压向第二端子施加一漏极电压；在编程操作的一个部分中保持栅极电压基本上恒定在一预定栅极电压组中对应该确定数据值的一个栅极电压，在该部分中电压阈值收敛到一个对应该确定数据值的目标阈值。
10.根据权利要求9所述的集成电路，其特征在于其中所述的施加包括在所述编程操作的第一部分中向存储单元的第二端子施加一连串具有脉冲高度的漏极电压脉冲并增加该串中至少两个连续脉冲的漏极电压脉冲高度的脉冲。
11.根据权利要求9所述的集成电路，其特征在于其包括在所述编程操作的第一部分中保持栅极电压基本上恒定。
12.根据权利要求9所述的集成电路，其特征在于其中所述的衬底在操作期间被耦接到该参考电压。
13.根据权利要求9所述的集成电路，其特征在于其中所述的存储单元中的电荷储存元件包括非导电性的电荷陷阱。
14.根据权利要求9所述的集成电路，其特征在于其中所述的存储单元中的电荷储存元件包括导电的浮置栅极。
15.根据权利要求9所述的集成电路，其特征在于其中所述的存储单元包括一NROM单元。
16.根据权利要求9所述的集成电路，其特征在于其中所述的存储单元包括一快闪存储单元。
全文摘要
一种电荷储存存储单元(如NROM或浮置栅极快闪存储单元)的自收敛编程电路和方法。该方法包括从两个以上的待存储于存储单元的数据值中确定一个数据值，并将一组预定栅极电压电平中对应所述确定数据值的一个栅极电压施加到控制栅极。控制编程参数，建立一个由选定的栅极电压确定的自收敛的阈值状态。采用上述方式，阈电压对应存储单元的确定数据值收敛在目标阈值。在各个实施例中，减少或消除了编程校验操作，从而减少了编程操作的整体时间并提高了器件的性能。编程操作的第二部分可包括改善整个阵列阈值边际的校验操作。
文档编号G11C11/34GK1770326SQ20051007722
公开日2006年5月10日 申请日期2005年6月16日 优先权日2004年6月17日
发明者吴昭谊 申请人:旺宏电子股份有限公司