专利名称：闪速存储器装置的制作方法
技术领域：
这里公开的本发明涉及一种闪速存储器装置。
背景技术：
可根据单元和位线之间的连接状态将闪速存储器装置划分成NOR 类型和NAND类型。通常，NOR闪速存储器可能不太适合于高集成水平， 但可适合于一些高速应用。NAND闪速存储器可消耗比NOR闪速存储器 少的单元电流，因此，可在期望高集成水平的情况下更有优势。
NAND闪速存储器能够执行基本功能，例如读取、写入(或编程)， 或擦除操作。可通过使用Fowler-Nordheim隧穿(tunneling )电流对N AND
闪速存储器中的单元进行擦除和编程。
发明内容
本发明的实施例可提供闪速存储器装置，所述闪速存储器装置可 包括存储单元阵列，所述存储单元阵列可包括多个存储块，其中，所
述存储块的每个具有设置在字线和位线的交叉处的存储单元，所述多 个存储块中的存储块彼此紧邻，并且限定存储块对。闪速存储器装置 还可包括行选择电路，所述行选择电路被配置为响应于与存储地址相 关联的存储操作来驱动字线，其中，所述行选择电路可包括位于每对 存储块中所包括的存储块之间的相应屏蔽线，并且每个存储块对在其间具有公共源线。
在一些实施例中，行选择电路包括解码器，其通过对应的电压 来驱动字线；以及，开关单元，连接到对应的存储块，所述开关单元 进行切换以将电压施加到对应的字线，其中，每个屏蔽线被布置在对 应于存储块对的开关单元之间。
在其他实施例中，屏蔽线连接到接地电压。
在其他实施例中，存储块对的字线分别延伸到对应的开关单元； 并且，延伸到开关单元的存储块的字线被布置成分别对应成对地相互 面对，其中，屏蔽线位于其间。
在其他实施例中，解码器通过对应的电压来驱动被选择的存储块 的字线。
在其他实施例中，屏蔽线在与开关单元对应的解码器之间延伸， 开关单元对应于存储块对。
在其他实施例中，未被选择的存储块的每个字线处于浮动状态。
在其他实施例中，屏蔽线由导电材料形成。
在其他实施例中，屏蔽线由与字线相同的材料形成。
在其他实施例中，屏蔽线由与存储单元的栅极相同的材料形成。
在其他实施例中，屏蔽线被布置在具有开关单元的半导体衬底上 的装置隔离层上；存储块对的字线延伸到各个对应的开关单元的装置 隔离层；延伸的存储块对的字线分别对应成对地相互面对，其中屏蔽线位于其间。
在其他实施例中，在制造过程期间，屏蔽线与字线被布置在同一 层上。
在其他实施例中，在制造过程期间，屏蔽线和字线同时形成。
在其他实施例中，在制造过程期间，屏蔽线与公共源线形成在同 一层上。
在其他实施例中，在制造过程期间，屏蔽线与公共源线同时形成。
在本发明的其他实施例中，存储系统包括闪速存储器装置；和 用于控制闪速存储器装置的存储控制器。
在本发明的其他实施例中，计算系统包括微处理器；闪速存储 器装置；和响应于微处理器的请求来控制闪速存储器装置的存储控制器。
本说明书包括了附图以提供对本发明的进一步理解，附图被合并 到说明书中，并构成说明书的一部分。附图示出了本发明的示例性实 施例，与描述一起用于解释本发明的原理。在附图中
图l是根据本发明的实施例的闪速存储器装置的框图2是示出图1的存储单元阵列和行选择电路的平面图3是示出图2的存储单元阵列的平面视图4是沿图3中的线A-A'获得的横截面视图5是示出图2的区域C的平面视图6是沿图5的线B-B'获得的横截面视图；以及 图7是示出根据本发明的具有闪速存储器装置的计算系统的视图。
具体实施例方式
以下将参照附图更全面地描述本发明，在附图中，通过举例的方 式来示出本发明的实施例。然而，可以以许多不同的形式来实现本发 明，而不应该将本发明解释为限于这里阐述的示例性实施例。更确切 地，提供了这些示例性实施例，以使本公开将是彻底的和完整的，并 将本发明的范围完全传达给本领域的技术人员。
应该理解，当元件被称为"连接到"、"耦合到"或"响应于" (和/或其变体)另一元件时，该元件可直接连接、耦合或响应于另一
元件，或者可存在居间元件。相反，当元件被称为"直接连接到"、 "直接耦合到"或"直接响应于"(和/或其变体)另一元件时，不存
在居间元件。自始至终，相同的标号表示相同的元件。如这里所使用
的，术语"和/或"包括相关所列项的一个或多个的任意和所有组合，
并且可被縮写为"/"。
应该理解，尽管这里可使用术语第一、第二、第三等来描述各个 元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或 部分不应该受这些术语的限制。使用这些术语只是为了将一个元件、 部件、区域、层或部分与另一区域、层或部分进行区分。因此，在不 背离本发明的教导的情况下，以下讨论的第一元件、部件、区域、层
或部分可被称为第二元件、部件、区域、层或部分。
这里所使用的术语仅仅为了描述特定实施例的目的，而不是意在 限制本发明。如这里所使用的，单数形式也意在包括复数形式，除非 上下文另外地明确指出。还应该理解，本说明书中所使用的术语"包 括"(和/或其变体)指定所陈述的特征、整数、步骤、操作、元件和/ 或部件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、 元件、部件和/或其组的存在或添加。相反，本说明书中使用的术语"由... 组成"(和/或其变体)指定所陈述的特征、整数、步骤、操作、元件和/或部件的数量，且排除其他特征、整数、步骤、操作、元件和/或部 件。
除非另外定义，这里所使用的所有术语(包括技术术语和科学术 语)具有与本发明所属领域的普通技术人员通常所理解的相同的含义。 还应该理解，术语(例如，常用字典中定义的那些术语)应该被解释 为具有与相关技术和本申请的上下文中所述术语的含义一致的含义， 而不应该在理想或过度形式的意义上来解释所述术语，除非这里明确 定义。
应该理解，术语"紧邻"包括如下设置将两个元件(例如，开 关单元)放置成在所述两个元件之间不放置其他元件，所述两个元件 被描述为彼此紧邻。
图l是根据本发明的实施例的闪速存储器装置的框图。图2是示出 图l的单元阵列和行选择电路的结构的视图。
参照图1和图2，闪速存储器装置100包括存储单元阵列110、行选 择电路(或X-SEL) 120、页缓冲器130、电压产生器140、控制逻辑150 和输入/输出(或1/0)装置160。
存储单元阵列110包括多个存储块BLK0至BLKn-l。在图2中，仅 仅示出了任意两个存储块BLK0和BLK1，其构成一对并且在它们之间 具有公共源线CSL。存储块BLKO表示未被选择的存储块，而存储块 BLK1表示被选择的存储块。另外，图2示出当被选择的存储块BLK1的 字线WLO被选择时的情况。如图2所示，存储块BLKO至BLKn-l中的具 有公共源线CSL的存储块BLK0和BLK1构成一对。
如图2所示，存储单元阵列110的存储块BLK0至BLKn-l的每一个 存储块都包括分别连接到位线BLO至BLk-l的多个单元串(或NAND串)11。位线BLO至BLk-l被设置为被存储块BLKO至BLKn-l共享。每列的 单元串11包括串选择晶体管SST、接地选择晶体管GST和在选择晶体管 SST和GST之间串联连接的多个存储单元(或存储单元晶体管)MC0至 MCm-l 。串1 l被分别电连接到对应的位线BLO至BLk-l 。在每个串11中， 串选择晶体管SST被连接到串选择线SSL。接地选择晶体管GST被连接 到接地选择线GSL。存储单元MCO至MCm-l被分别连接到对应的字线 WL0至WLm-l。串ll中的单元包括浮动栅极晶体管。晶体管的控制栅 极被分别连接到对应的字线WLO至WLm-l。连接到接地选择线GSL的 存储单元的源极被连接到公共源线CSL。
行选择电路120响应于从外部提供的行地址(未示出)选择任意存 储块，并选择所选择的存储块的任意字线。另外，行选择电路120根据 控制逻辑150的控制向相应字线提供字线电压。
行选择电路120包括解码器121和125、开关单元122和124以及屏蔽 线123。开关单元122和124对应于解码器121和125以及存储块BLK0至 BLKn-l。图2仅示出对应于一对存储块BLK0和BLK1的开关单元122和 124。如图2所示，屏蔽线123被布置在开关单元122和124之间，该开关 单元122和124与其间具有公共源线CSL的一对存储块BLK0和BLK1相 对应，并且屏蔽线123可延伸到与开关单元122和124对应的解码器121 和125。另外，屏蔽线123被布置在与一个存储块对对应并延伸到对应 的开关单元122和124的字线之间。延伸到开关单元122和124的字线 WLO至WLm-l通过每个字线接触接收对应的电压。屏蔽线123连接到接 地电压GND。将参照图3至图6更详细地描述存储单元阵列110、开关单 元和屏蔽线123的具体布置结构。开关单元122和124包括选择晶体管 (或开关晶体管)STO至STi-l。
通过选择晶体管STO至STi-l将存储块BLKO至BLKn-l中的每一个 的串选择线SSL、字线WLO至WLm-l以及接地选择线GSL连接到对应的 选择线SO至Si-l。解码器121和125响应于行地址信息(未示出)将对应的电压传 送到选择线S0至Si-l。即，解码器121和125用作字线驱动器电路。 例如，解码器121和125在编程操作模式期间向被选择的存储块的被
选择的字线提供编程电压，并向未被选择的字线提供通过电压(pass voltage)。解码器121和125在读取操作模式期间向被选择的字线提 供接地电压，并向未被选择的字线提供对应的读取电压Vread。编程电 压、通过电压和读取电压高于电源电压。
通过块选择信号BS来控制选择晶体管ST0至STi-l的栅极。与将 被选择的存储块的串选择线SSL、字线WL0至WLm-l和接地选择线 GSL对应的选择晶体管ST0至STi-l通过块选择信号BS分别被导通。 与将不被选择的存储块的串选择线SSL、字线WL0至WLm-l和接地 选择线GSL对应的选择晶体管ST0至STi-l通过块选择信号BS分别 被截止。因此，未被选择的存储块的字线WLm至WLO变成浮动状态。
将设置在存储单元阵列U0中的位线BL0至BLk-l电连接到页缓 冲器130。页缓冲器130在读取/校验操作模式期间从通过位线BL0至 BLk-l选择的字线的存储单元MC0至MCm-l中检测数据。待在编程 操作模式期间在存储单元MC0至MCm-l中被编程的数据被加载到页 缓冲器130中。页缓冲器130根据将被编程的所加载的数据来向位线 BL0至BLk-l提供电源电压(或禁止编程电压)或接地电压(或编程 电压)。将页缓冲器130中加载的数据编程到通过以上操作选择的字 线的存储单元MC0至MCm-l中。页缓冲器130包括共享一对位线的 页缓冲器。然而，页缓冲器130可包括分别与位线BL0至BLk-l对应 的页缓冲器。
电压产生器140产生每一操作模式所需的多个电压(例如，Vpgm、 Vpass和Vread)。通过行选择电路120将产生的电压施加到对应的字 线。控制逻辑150控制闪速存储器装置IOO的整体操作。
输入/输出装置160在编程操作期间向页缓冲器150提供从外部输 入的数据，并在读取操作期间通过页缓冲器130将检测到的数据输出 到外部。
参照以上操作，在编程操作期间，图2中示出的未被选择的存储 块BLKO的字线WLO至WLm-l处于浮动状态。如果不存在屏蔽线123， 则延伸到对应开关单元122和124的存储块BLKO的字线WLO至 WLm-l与存储块BLK1的字线WLO至WLm-l分别对应成对地相邻。 因此，由于施加到被选择的存储块BLK1的字线WLO至WLm-l的电 压Vpgm和Vpass，所以未被选择的存储块BLKO的字线WLO至WLm-l 受耦合现象影响。由于耦合现象，导致未被选择的存储块BLKO的字 线WLO至WLm-l的电压电平增加。
然而，闪速存储器装置100包括布置在延伸到对应开关单元122 和124的存储块BLKO的字线WLO至WLm-l与存储块BLK1的字线 WLO至WLm-l之间的屏蔽线123。屏蔽线123在解码器121和125之 间延伸，并接收接地电压。因此，即使向被选择的存储块BLK1的字 线WLO至WLn-l施加对应的电压Vpgm和Vpass，处于浮动状态的未 被选择的存储块BLKO的字线WLO至WLn-l也将不受耦合效应(couple influence)的影响。
结果，在编程操作期间，闪速存储器装置100防止对未被选择的 存储块中的存储单元进行软编程。
图3是示出图2的存储单元阵列的平面视图。图4是沿图3的线 A-A'获得的横截面视图。首先，参照图3，通过装置隔离层102并行布置半导体衬底的有
源区域101。半导体衬底可以是硅衬底。在有源区域101上形成多个晶 体管SST、 GST以及MC0至MCm-l。在一对相邻接地选择晶体管GST 和一对相邻串选择晶体管SST之间，形成多个存储单元晶体管MC0至 MCm-l。所述多个存储单元晶体管MC0至MCm-l构成串。连接到串 选择晶体管SST的串选择线SSL沿与有源区域101交叉的方向延伸。 连接到存储单元晶体管MC0至MCm-l的字线WL0至WLm-l沿与有 源区域101交叉的方向延伸。通过位线接触BC将位线BL连接到一对 相邻串选择晶体管SST之间的有源区域，并且位线BL在有源区域101 上延伸。在一对相邻接地选择晶体管GST之间在有源区域101上形成 公共源线CSL。公共源线CSL沿与有源区域101交叉的方向延伸。
参照图4，在半导体衬底1的有源区域上形成多个存储单元晶体 管MC0至MCm-l、串选择晶体管SST和接地选择晶体管GST。存储 单元晶体管MC0至MCm-l在串选择晶体管SST和接地选择晶体管 GST之间被串联连接，以形成串。通过位线接触BC将串选择晶体管 SST的漏极12连接到位线BL。将接地选择晶体管GST的源极14连接 到公共源线CSL。存储单元晶体管MC0至MCm-l中的每一个具有栅 极结构，其中，隧道氧化层4、电荷存储层6、栅极层间介电层和控制 栅极电极IO顺序地堆叠在半导体衬底1上。电荷存储层6可以是浮动 栅极或电荷陷阱层。另外，存储单元晶体管MC0至MCm-l中的每一 个在栅极结构中具有自对准源极/漏极16。存储单元晶体管MC0至 MCm-l中的每一个的控制栅极电极IO还可称为控制栅极，电荷存储层 6还可称为浮动栅极。公共源线CSL由诸如钨的导电金属形成。存储 单元晶体管MC0至MCm-l的栅极沿与有源区域101交叉的方向延伸， 并彼此连接，从而形成字线WL0至WLm-l。
图5是示出图2的区域C的平面视图。图6是沿图5的线B-B'获
得的横截面视图。如上面所提到的，参照图5，存储块BLK1是被选择的存储块，存 储块BLKO是未被选择的存储块，且被选择的存储块BLK1的字线WLO 是被选择的字线。
首先，参照图5，连接到单元阵列的存储块BLKO和BLKl的开关 单元122和124被布置在半导体衬底的装置隔离层102上。存储块BLK0 和BLKl的每一个的接地选择线GSL延伸到开关单元122和124，并 被布置以在开关单元122和124之间被共享。在开关单元122和124 之间共享的存储块BLKO和BLKl的接地选择线GSL在编程操作期间 通过接触18接收接地电压。
存储块BLKO和BLKl的字线WLO至WLm-1延伸到对应的开关 单元122和124。屏蔽线123被布置在延伸到对应的开关单元122和 124的被选择的存储块BLK1的字线WLO至WLm-1和未被选择的存储 块BLKO的字线WLO至WLm-1之间。延伸到开关单元122和124的 存储块BLKO和BLKl的字线WLO至WLm-1被布置成分别对应成对 地相互面对，并且在其间包括屏蔽线123。
屏蔽线123可如图2所示在解码器121和125之间延伸。屏蔽线 123可由导电材料形成，还可由与字线WLO至WLm-1相同的材料形成。 由于屏蔽线123由与字线WLO至WLm-1相同的材料(即，共用材料) 形成，因此，屏蔽线123将与字线WLO至WLm-1 —起同时形成在同 一层上(参照图6)。如上面所提到的，存储单元晶体管MCO至MCm-l 的栅极沿与有源区域101交叉的方向延伸，并彼此连接，从而形成字 线WLO至WLm-1 。因此，屏蔽线123由与存储单元晶体管MCO至 MCm-1的栅极相同的材料(即，共用材料)形成。延伸到对应的开关 单元122和124的字线WLO至WLm-1通过对应的接触20接收对应的 电压。
屏蔽线123可由与字线和公共源线CSL相同的材料(即，共用材料)形成。如果屏蔽线123由与公共源线CSL相同的材料形成，则屏 蔽线123将与公共源线CSL —起同时形成在同一层上。
参照图6，多个字线WL0至WLm-l和屏蔽线123形成在半导体 衬底1的装置隔离层102上的同一层上。另外，参照图2，多个字线 WL0至WLm-l和公共源线形成在同一层上。因此，屏蔽线123与公共 源线CSL形成在同一层上。
存储块BLK0的字线WL0和存储块BLK1的字线WL0通过对应 的接触20接收对应的电压。尽管在图6中未示出，存储块BLK0和BLK1 的其他字线WL1至WLm-l也可通过对应的接触20接收对应的电压。
参照以上提到的操作，在编程操作期间，被选择的存储块BLK1 的字线WLO接收编程电压Vpgm，且被选择的存储块BLKl的字线WL1 至WLm-l接收通过电压Vpass。未被选择的存储块BLKO的字线WLO 至WLm-l处于浮动状态。
如果不存在屏蔽线123，则延伸到对应的开关单元122和124的 存储块BLKO的字线WLO至WLm-l和存储块BLKO的字线WLO至 WLm-l分别对应成对地相邻。因为存储装置被高度集成，所以延伸到 开关单元122和124的分别对应的字线对变得更近。因此，由于施加 到被选择的存储块BLK1的字线WLO至WLm-l的电压Vpgm和Vpass, 延伸到开关124的未被选择的存储块BLKO的字线WLO至WLm-l受 耦合现象影响。由于耦合效应，未被选择的存储块BLKO的字线WLO 至WLm-l的电压电平将增加。在这种情况下，未被选择的存储块BLKO 的存储单元可能被软编程。被选择的存储块BLK1的字线WLO接收编 程电压Vpgm。编程电压Vpgm高于通过电压Vpass。因此，与被选择 的存储块BLK1的字线WLO相邻的未被选择的存储块BLKO的字线 WLO接收比其他字线WL1至WLm-l高的耦合效应。因此，由于耦合 效应，在未被选择的存储块BLKO的字线WLO至WLm-l中，未被选择的存储块BLK0的字线WLO的电压电平升至最高。在这种情况下， 连接到未被选择的存储块的字线WLO的存储单元最可能被软编程。
然而，闪速存储器装置100在延伸到对应的开关单元122和124 的存储块BLKO的字线WLO至WLm-1和存储块BLK1的字线WLO至 WLm-1之间包括屏蔽线123。屏蔽线123接收接地电压。即使将电压 Vpgm和Vpass施加到被选择的存储块BLK1的字线WLO至WLn-1, 接收接地电压的屏蔽线123的电压电平不因耦合而升高。另外，因为 屏蔽线123接收接地电压，所以未被选择的存储块BLKO的字线WLO 至WLn-1的电压电平不受耦合效应的影响。
结果，在编程操作期间，本发明的闪速存储器装置防止对未被选 择的存储块中的存储单元进行软编程。
图7是示出根据本发明的包括闪速存储器装置的计算系统的框图。
所述闪速存储器装置是即使没有电也能保持存储的数据的非易失 性存储装置。随着移动装置(例如，蜂窝电话、个人数字助理(PDA)、 数字相机、便携式游戏控制台和MP3播放器)的使用增加，闪速存储 器装置被用作数据存储器，且还被广泛用作代码存储器。此外，还在 家庭应用(例如，HDTV、 DVD、路由器和GPS)中使用闪速存储器装 置。如图7所示，所述计算系统包括所述闪速存储器装置。计算系统 包括通过总线30连接的微处理器400、用户接口 500、诸如基带芯片 集的调制解调器300、闪速存储器控制器200和闪速存储器装置100。 闪速存储器控制器200和闪速存储器装置100构成闪速存储器系统。 所述闪速存储器装置配置有与图1相同的部件。通过存储器控制器200 将已由微处理器400处理的/将由微处理器400处理的N (N是等于或 大于1的整数)位数据存储在非易失性存储器100中。如果根据本发 明的计算系统是移动装置，则另外提供电池600以向计算系统提供操作电压。尽管在附图中没有示出，但对本领域的技术人员而言清楚的 是，还可在根据本发明的计算系统200中提供应用芯片集、相机图像
处理器(CIS)、移动DRAM等。
根据本发明，闪速存储器装置能够防止或减少对未被选择的存储 块中的存储单元进行软编程(即，不希望的编程)的可能性。
以上公开的主题内容将被认为是说明性的，而不是限制性的，且 所附权利要求旨在覆盖所有落入本发明的真实精神和范围内的所有这 样的修改、增强和其他实施例。因此，对于法律允许的最大范围，由 所附权利要求及其等同物的最大的可允许的解释来确定本发明的范 围，而不是由以上详细描述来限制或限定本发明的范围。
权利要求
1. 一种闪速存储器装置，包括存储单元阵列，包括多个存储块，所述存储块的每个具有设置在字线和位线的交叉处的存储单元，彼此紧邻的所述多个存储块中的存储块包括存储块对；和行选择电路，被配置为响应于与存储地址相关联的存储操作来驱动所述字线，其中，所述行选择电路包括位于每对存储块中所包括的存储块之间的相应屏蔽线，并且所述存储块对中的每个存储块在其间具有公共源线。
2. 如权利要求l所述的闪速存储器装置，其中，所述行选择电路 包括解码器电路，被配置为通过对应的电压来驱动所述字线；以及 开关单元，连接到对应的存储块，所述开关单元进行切换以将所述电压施加到对应的字线，其中，所述屏蔽线的每个位于所述存储块对中所包括的紧邻的开关单元之间。
3. 如权利要求2所述的闪速存储器装置，其中，所述屏蔽线连接 到接地电压。
4. 如权利要求2所述的闪速存储器装置，其中， 所述存储块对的字线分别延伸到对应的开关单元；以及 延伸到所述开关单元的存储块的字线被布置成分别对应成对地相互面对，其中，所述屏蔽线位于其间。
5. 如权利要求2所述的闪速存储器装置，其中，所述解码器电路通过对应的电压来驱动被选择的存储块的字线。
6. 如权利要求2所述的闪速存储器装置，其中，所述屏蔽线从紧 邻的开关单元之间延伸到与所述开关单元对应的紧邻的解码器之间，所述开关单元对应于所述存储块对。
7. 如权利要求l所述的闪速存储器装置，其中，所述行选择电路被配置为将未被选择的存储块的每个字线保持在浮动状态。
8. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线包括 导电材料。
9. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线和所 述字线包括共用材料。
10. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线和所 述存储单元的栅极包括共用材料。
11. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线和所 述公共源线包括共用材料。
12. 如权利要求l所述的闪速存储器装置，其中所述屏蔽线被布置在具有所述开关单元的半导体衬底上的装置隔 离层上；所述存储块对的字线延伸到各个对应的开关单元的所述装置隔离 层；以及所述延伸的存储块对的字线分别对应成对地相互面对，其中所述 屏蔽线位于其间。
13. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线与所 述字线形成在同一层上。
14. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线和所 述字线同时形成。
15. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线与所 述公共源线形成在同一层上。
16. 如权利要求l所述的闪速存储器装置，其中，所述屏蔽线与所 述公共源线同时形成。
17. —种存储系统，包括.-闪速存储器装置，所述闪速存储器装置包括存储单元阵列，所述 存储单元阵列包括多个存储块，所述存储块的每个具有设置在字线和 位线的交叉处的存储单元，彼此紧邻的所述多个存储块中的存储块包 括存储块对；行选择电路，被配置为响应于与存储地址相关联的存储操作来驱 动所述字线，其中，所述行选择电路包括位于每对存储块中所包括的 存储块之间的相应屏蔽线，并且所述存储块对中的每个存储块在其间 具有公共源线；以及存储控制器，被配置为控制所述闪速存储器装置。
18. —种计算系统，包括 微处理器电路；闪速存储器装置，所述闪速存储器装置包括存储单元阵列，所述 存储单元阵列包括多个存储块，所述存储块的每个具有设置在字线和位线的交叉处的存储单元，彼此紧邻的所述多个存储块中的存储块包 括存储块对；行选择电路，被配置为响应于与存储地址相关联的存储操作来驱 动所述字线，其中，所述行选择电路包括位于每对存储块中所包括的 存储块之间的相应屏蔽线，所述存储块对中的每个存储块在其间具有 公共源线；和存储控制器，被配置为响应于所述微处理器电路的请求来控制所 述闪速存储器装置。
全文摘要
一种闪速存储器装置，可以包括存储单元阵列，存储单元阵列包括多个存储块，其中每个存储块具有设置在字线和位线的交叉处的存储单元，其中，多个存储块中的存储块彼此紧邻，并且限定存储块对。闪速存储器装置还可包括行选择电路，行选择电路被配置为响应于与存储地址相关联的存储操作来驱动字线，其中，行选择电路可包括位于每对存储块中所包括的存储块之间的相应屏蔽线，并且存储块对中的每个存储块在其间具有公共源线。
文档编号G11C16/02GK101510440SQ20091000753
公开日2009年8月19日 申请日期2009年2月11日 优先权日2008年2月11日
发明者申花炅, 金泓秀, 金珉澈 申请人:三星电子株式会社