非易失性存储设备的制作方法

专利名称：非易失性存储设备的制作方法
技术领域：
本发明涉及一种用于确定非易失性存储设备的通过位(pass bit)的构造。
背景技术：
近年来，越来越需要这样一种非易失性存储设备，其可以被电编程和擦除并且不 要求以特定间隔重写数据的刷新功能。 非易失性存储设备被配置为能够进行电编程和擦除操作，并且通过当电子由于向 薄氧化物层施加强电场而移动时单元阈值电压的改变来执行编程和擦除操作。在非易失性 存储设备的编程操作期间，执行用于确定要编程的单元是否已经被编程为超过基准电压的 验证操作。 在执行这种验证操作中，设法检查单元被编程为超过基准电压的时间点。此外，需 要检查被编程为超过基准电压的单元的数目达到预定数目的时间点。

发明内容
—些实施例提供了一种非易失性存储设备，其包括页面缓冲器和通过位数确定装 置，所述页面缓冲器能够确定单元被编程为超过基准电压的时间点。 依照本公开的非易失性存储设备的页面缓冲器包括第一数据锁存部件，被配置 为存储用于编程或禁止编程的数据；第二数据锁存部件，被配置为存储用于设置单元要被 编程的阈值电压状态的数据；以及1位通过确定部件，被配置为通过响应于被设置到第一 数据锁存部件的第一节点的数据和被施加到感测节点的数据而把第一验证信号输出端子 接地或浮置，来确定要编程的单元是否已经被编程为超过验证电压。 依照本公开的非易失性存储设备包括多个页面缓冲器、第一验证信号输出端子和 1位通过信号输出部件。每个页面缓冲器包括1位通过确定部件，其用于响应于被施加到第 一数据锁存部件和感测节点的数据来确定要编程的单元是否已经被编程为超过验证电压。 第一验证信号输出端子被并联耦合到每个页面缓冲器的l位通过确定部件的输出端子。1 位通过信号输出部件依照第一验证信号输出端子的状态输出用于确认被编程为超过验证 电压的单元是否已经被编程的信号。 依照本公开的非易失性存储设备的通过位数确定装置包括基准电流设置部件， 被配置为依照通过位的数目来控制打开的电流路径的数目；电流镜部件，被配置为把流经 各页面缓冲器的1位通过确定部件的电流向基准电流设置部件映射；和通过信号输出部 件，被配置为依照被施加到电流镜部件与基准电流设置部件的连接节点的电压来输出通过信号。


图1是示出依照实施例的非易失性存储设备的图； 图2是示出依照本公开的非易失性存储设备的多级单元(MLC)编程方法的原理的 图； 图3是示出依照本公开的1位通过确定部件的修改实施例的图；禾口 图4是示出依照本公开另一实施例的非易失性存储设备的通过位数确定装置的
电路图。 特定实施方式 以下，将参考附图详细描述本公开的一些实施例。提供了附图以便允许本领域普
通技术人员理解本公开的实施例的范围。 图1是示出依照实施例的非易失性存储设备的图。 非易失性存储设备100包括多个页面缓冲器110、 140、 150、 160和170、 1位通过信 号输出部件180和存储单元阵列190。 存储单元阵列190包括被配置来存储数据的存储单元MC0到MCn、被配置为选择并 激活存储单元的字线WL〈0:n>以及被配置为输入或输出存储单元的数据的位线BLe和BLo。 多条字线和多条位线依照矩阵形式布置。 存储单元阵列190包括在位线和存储单元之间耦合的漏选晶体管DST以及在共用 源线CSL和存储单元之间耦合的源选晶体管SST。此外，多个存储单元被串联耦合在源选晶 体管SST和漏选晶体管DST之间，其被称作单元串。 存储单元的栅极被耦合到各自字线，并且被共同耦合到相同字线的一组存储单元 被称为页面。耦合到各自位线的多个单元串被并联耦合到共用源线，由此构成块。
页面缓冲器110、 140、 150、 160和170具有相同的构造。从而，作为例子只详细描 述一个页面缓冲器。 页面缓冲器110包括位线选择部件112、感测节点预充电部件116、第一和第二数 据锁存部件122和134、数据设置部件120、感测节点感测部件118、第一数据传输部件124、 第二数据传输部件136、通过完成确定部件126和1位通过确定部件130。位线选择部件 112有选择地把被耦合到特定单元的位线耦合到感测节点SO。感测节点预充电部件116向 感测节点SO施加逻辑高电平的电源电压。第一和第二数据锁存部件122和134临时存储 要被编程到特定单元中的数据或临时存储从特定单元中读取的数据。数据设置部件120向 第一数据锁存部件122输入要被存储在其中的数据。感测节点感测部件118依照感测节点 SO的电平向第一数据锁存部件122的特定节点施加地电压。第一数据传输部件124向感测 节点SO施加在第一数据锁存部件122中所存储的数据。第二数据传输部件136向感测节 点SO施加在第二数据锁存部件134中所存储的数据。通过完成确定部件126依照在第一 数据锁存部件122中所存储的数据来确定要编程的单元是否已经被编程。1位通过确定部 件130依照在第一数据锁存部件122中所存储的数据和被施加到感测节点SO的数据来执 行1位通过。尽管并未示出，在一个单元执行被配置为存储两位或更多位数据的MLC编程 操作的情况下，依照位数可以包括大量的数据锁存部件。换句话说，由于必须存储更多数据 以便区分数据的状态，所以比在图1中所示出的更大量的数据锁存部件可以被耦合到非易失性存储设备。此外，数据设置部件、数据传输部件等可以被进一步耦合到每个附加的数据 锁存部件。 位线选择部件112包括NM0S晶体管N112，被配置为响应于第一位线选择信号 BSLe耦合偶数位线BLe和感测节点SO ;以及NM0S晶体管N113，被配置为响应于第二位线 选择信号BSLo来耦合奇数位线BLo和感测节点S0。 位线选择部件112进一步包括可变电压输入端子，被配置为施加特定电平的可 变电压VIRPWR ;NM0S晶体管N114，被配置为响应于第一放电信号DISCHe耦合偶数位线BLe 和可变电压输入端子；和NM0S晶体管N115，被配置为响应于第二放电信号DISCHo耦合奇 数位线BLo和可变电压输入端子。 感测节点预充电部件116响应于预充电信号Prechb向感测节点SO施加高电平 电压VCC。为此，感测节点预充电部件116包括在电源电压端子VCC和感测节点SO之间耦 合的PM0S晶体管P116。据此，感测节点预充电部件116响应于逻辑低电平的预充电信号 Prechb向感测节点SO施加逻辑高电平的电源电压。 第一数据锁存部件122临时存储要被编程到特定单元中的数据或临时存储从特 定单元中读取的数据。为此，第一数据锁存部件122包括第一反相器IV122和第二反相器 IV123。第一反相器IV122的输出端子被耦合到第二反相器IV123的输入端子，并且第二反 相器IV123的输出端子被耦合到第一反相器IV122的输入端子。 这里，第一反相器IV122的输出端子被耦合到第二反相器IV123的输入端子的节 点被称为第一节点MB，并且第二反相器IV123的输出端子被耦合到第一反相器IV122的输 入端子的节点被称为第二节点MBb。 例如，在高逻辑电平数据被施加到第一节点MB的情况下，所述数据被第二反相器 反相，因此逻辑低电平的数据被施加到第二节点MBb。所反相的数据通过第一反相器再次被 反相。据此，存在被施加到第一节点MB的逻辑高电平数据保持原样的数据存储效果。同样， 在逻辑低电平数据被施加到第一节点MB的情况下，所述数据被第二反相器反相，因此逻辑 高电平的数据被施加到第二节点MBb。所反相的数据通过第一反相器再次被反相。据此，存 在被施加到第一节点MB的逻辑低电平数据保持原样的数据存储效果。
数据设置部件120包括第一数据设置晶体管N120和第二数据设置晶体管N121，所 述第一数据设置晶体管N120被配置为向数据锁存部件122的第一节点MB施加地电压，所 述第二数据设置晶体管N121被配置为向数据锁存部件122的第二节点MBb施加地电压。
第一数据设置晶体管N120被耦合在感测节点感测部件118和第一节点MB之间， 并且被配置为响应于第一数据设置信号RESET向第一节点MB施加从所述感测节点感测部 件118所接收的地电压。 此外，第二数据设置晶体管N121被耦合在感测节点感测部件118和第二节点MBb 之间，并且被配置为响应于第二数据设置信号SET向第二节点MBb施加从所述感测节点感 测部件118所接收的地电压。 感测节点感测部件118依照感测节点SO的电压电平向数据设置部件120施加地 电压。为此，感测节点感测部件118包括在数据设置部件120和接地端之间耦合的NM0S晶 体管N118。 据此，感测节点感测部件118依照感测节点SO的电压电平向数据设置部件120施加地电压。只有当感测节点的电压电平为逻辑高电平时，感测节点感测部件118才向数据设置部件120施加地电压。这里，当施加逻辑高电平的第一数据设置信号RESET时，地电压被施加到第一节点MB。 在这种情况下，认识到逻辑低电平的数据已经被施加到第一节点MB。然而，当施加逻辑高电平的第二数据设置信号SET时，地电压被施加到第二节点MBb。在这种情况下，认识到逻辑高电平的数据已经被施加到第一节点MB。 第一数据传输部件124有选择地向感测节点S0施加在数据锁存部件122的第一节点MB中所存储的数据。为此，第一数据传输部件124包括数据传输晶体管N124，其被配置为响应于数据传输信号TRANM有选择地耦合第一节点MB和感测节点S0。
通过完成确定部件126包括在电源电压端子和第二验证信号输出端子VER0K之间串联耦合的切换元件N126。这里，依照数据锁存部件122的第二节点MBb来导通切换元件N126。当逻辑高电平的数据被施加到数据锁存部件122的第二节点MBb时，电源电压被输出到第二验证信号输出端子VER0K。当电源电压被施加到第二验证信号输出端子VER0K时，输出被认为是表明验证尚未完成的失败信号。典型情况下，在数据要被编程的情况下，数据'1'被存储在第二节点MBb中。如果完成要编程的数据的编程，那么数据'1'改变为数据'0'。 S卩，如果所有单元被全部编程为超过基准电压，那么数据'0'被存储在第二节点MBb中。据此，如果所有单元的编程完成，那么关断每个通过完成确定部件126的切换元件N126。从而，第二验证信号输出端子VEROK变为浮置状态。 第二数据锁存部件134具有与第一数据锁存部件122相同的构造，并且临时存储要被编程到特定单元中的数据或临时存储从特定单元中读取的数据。为此，第二数据锁存部件134包括第一反相器IV134和第二反相器IV135。第一反相器IV134的输出端子被耦合到第二反相器IV135的输入端子，并且第二反相器IV135的输出端子被耦合到第一反相器IV134的输入端子。 这里，第一反相器IV134的输出端子被耦合到第二反相器IV135的输入端子的节点被称为第一节点TB，并且第二反相器IV135的输出端子被耦合到第一反相器IV134的输入端子的节点被称为第二节点TBb。在本公开内容中，1位通过确定部件130依照第一节点MB和感测节点SO的数据来确定1位通过。依照在第二数据锁存部件134中所存储的数据来确定感测节点S0的数据。 第二数据传输部件136有选择地向感测节点SO施加在第二数据锁存部件134的第一节点TB中所存储的数据。为此，第二数据传输部件136包括数据传输晶体管N136，其被配置为响应于数据传输信号TRANT有选择地耦合第一节点TB和感测节点S0。
1位通过确定部件130确定被耦合到页面缓冲器110的要编程的单元是否已经被编程为超过基准电压。为此，1位通过确定部件130包括在接地端和第一验证信号输出端子PBD—VER0K之间串联耦合的第一和第二切换元件N130和N132。这里，依照第一数据锁存部件122的第一节点MB导通第一切换元件N130，并且依照感测节点SO导通第二切换元件N132。 典型情况下，在数据要被编程的情况下，数据'0'被存储在第一数据锁存部件122的第一节点MB中。当完成要编程的数据的编程时，数据'O'改变为数据'l'。此外，在感测节点SO中所存储的数据依照要编程的单元而改变。这点参考附图来详细描述。
图2是示出依照本公开的非易失性存储设备的MLC编程方法的原理的图。 如图2所示，单元要被编程，使得它们具有四个不同的阈值电压分布。第一状态是
擦除状态，并且它保持不对已经执行了擦除操作的单元执行编程操作的状态。据此，其中数
据'1'被存储在第一数据锁存部件122的第一节点MB中的单元保持第一状态。 具有第二状态的单元对应于将被编程为超过第一基准电压PV1的单元。在这些单
元中，数据'0'被存储在第一数据锁存部件122的第一节点MB中，并且数据'1'被存储在
第二数据锁存部件134的第一节点TB中。 具有第三状态的单元对应于将被编程为超过第二基准电压PV2的单元。在这些单元中，数据'0'被存储在第一数据锁存部件122的第一节点MB中，并且数据'0'被存储在第二数据锁存部件134的第一节点TB中。 尽管在图1中并未示出，不过在其中把数据锁存部件进一步添加到感测节点SO的构造中，第四状态依照在所添加的数据锁存部件中存储的数据来改变。此外，如果状态数增加，那么相应的数据锁存部件可以被添加到感测节点S0。 在本公开内容中，设法确定单元被编程为超过第一基准电压PV1的时间点。可以只使用两个数据锁存部件来执行这种功能。即，在第一节点MB中所存储的数据'0'通过编程操作改变为数据'1'的情况下，在第一节点TB中所存储的数据'1'被转送到感测节点S0，由此把所述感测节点SO改变为逻辑高电平状态，该逻辑高电平状态控制1位通过确定部件130，使得地电压被转送到第一验证信号输出端子PBD_VER0K。 同时，依照这个及其它实施例，可以不管在第二数据锁存部件中所存储的数据而设置感测节点SO的数据。S卩，如果存储单元被编程为超过第一基准电压PVl，那么感测节点SO的电压可以通过验证操作被自动地设置为逻辑高电平。 下面详细描述验证操作。首先，被耦合到要验证的单元的位线被预充电到逻辑高电平。接下来，在其中导通(除要验证单元之外的)其余单元的状态中，基准电压被施加到要验证的单元的栅极。在每个单元的阈值电压超过基准电压的情况下，因为并未导通相应的单元，所以位线的电压电平保持逻辑高电平。然而，如果单元的阈值电压低于基准电压，那么导通相应的单元。据此，如果单元串内的所有单元导通，那么形成通过相应单元串的电流路径，并且通过接地状态的共用源线CSL来放电位线的电压。S卩，当要验证的单元的阈值电压超过基准电压时，位线的电压保持逻辑高电平状态。当要验证的单元的阈值电压低于基准电压时，位线的电压被放电。感测位线的电压电平，并且感测结果被施加到感测节点S0。据此，当要验证的单元的阈值电压超过基准电压时，感测节点SO保持逻辑高电平状态。当要验证的单元的阈值电压低于基准电压时，感测节点SO保持逻辑低电平状态。
据此，在任何一个单元被编程为超过基准电压的情况中，因为感测节点SO的电压电平保持逻辑高电平所以驱动感测节点感测部件118，因此地电压被转送到数据设置部件120。这里，由于施加第二数据设置信号SET，所以在第一节点MB中所存储的数据'0'改变为数据'r 。据此，如果要编程的单元被编程为超过基准电压，那么向感测节点SO施加逻辑高电平的电压，并且向第一数据锁存部件122的第一节点MB施加数据'1'。从而，地电压被输出到第一验证信号输出端子PBD_VER0K。 同时，在将保持擦除状态的单元(即，禁止编程单元)的情况下，从初始操作开始数据'1'被存储在第一节点MB中。另一方面，在单元要被擦除的情况下，在读取操作期间感测节点SO的电压电平将保持逻辑低电平。据此，1位通过确定部件130不向第一验证信号输出端子PBD_VEROK输出地电压。 此外，在地电压被施加到第一验证信号输出端子PBD_VEROK的情况下，应当理解
存在被编程为超过基准电压的一个或更多个单元(即，已经出现1位通过)。 如果1位通过确定部件130被耦合到各自的页面缓冲器，那么可以检查是否已经
在单个页面内编程了被编程为超过基准电压的单元。由1位通过信号输出部件180执行这
种操作。 1位通过信号输出部件180接收被耦合到各页面缓冲器的1位通过确定部件130的输出并且输出l位通过信号。为此，1位通过信号输出部件180响应于第一验证信号输出PBD_VEROK的信号和检查信号CHECK来输出信号PBD_PASS，用于检查是否已经出现1位通过。 为此，1位通过信号输出部件180包括上拉部件182，其被配置为响应于检查信号CHECK把第一验证信号输出端子PBD_VEROK预充电到逻辑高电平；和1位通过信号发生器184，配置为接收检查信号CHECK和第一验证信号输出端子PBD—VEROK的信号并且输出1位通过信号PBD_PASS。 上拉部件182包括PMOS晶体管P182，其耦合在第一验证信号输出端子PBD_VEROK和电源电压端子之间并且被配置为具有向其输入检查信号CHECK的栅极。据此，当施加逻辑低电平的检查信号CHECK时，上拉部件182把第一验证信号输出端子PBD_VEROK上拉到逻辑高电平。 1位通过信号发生器184包括NOR门N0R184，其被配置为接收检查信号CHECK和第一验证信号输出端子PBD_VEROK的信号。 下面描述1位通过信号输出部件180的操作。首先，当施加逻辑低电平的检查信号CHECK时，上拉部件182把第一验证信号输出端子PBD_VEROK预充电到逻辑高电平。此夕卜，逻辑低电平信号被施加到NOR门N0R184。据此，输出逻辑低电平的1位通过信号PBD_PASS。 对于编程操作来说，数据'0'或'1'被存储在第一节点MB中。这里，数据'0'表明单元要被编程，并且数据'l'表明禁止编程单元。此外，在单元将被编程为具有图2的第二状态的情况下，数据'1'被存储在第二数据锁存部件134的第一节点TB中。
据此，第一切换元件N130被要编程的单元关断，因此每个1位通过确定部件130的输出端子变为浮置状态。此外，由于禁止编程单元的感测节点将保持逻辑低电平状态，所以关断第二切换元件N132，因此每个1位通过确定部件130的输出端子变为浮置状态。
S卩，第一验证信号输出端子PBD—VEROK保持浮置状态，直到被编程为超过验证电压的单元通过编程操作来编程。 接下来，如果在要编程的单元中被编程为超过第一基准电压的单元被编程，那么数据'1'被存储在第一数据锁存部件122的第一节点MB中，并且数据'1'被存储在感测节点SO中。据此，相应页面缓冲器的1位通过确定部件130的输出端子变为接地状态。艮卩，导通第一切换元件N130和第二切换元件N132，因此第一验证信号输出端子PBD—VER0K被接地。 据此，由于通过上拉部件P182得到的预充电电平通过第一验证信号输出端子PBD—VEROK接地，所以逻辑低电平的信号被输入到NOR门N0R184的一个端子。据此，输出逻 辑高电平的1位通过信号PBD—PASS，表明被编程为超过基准电压的一个或更多个单元已经 被编程。即，当输出逻辑高电平的1位通过信号PBD_PASS时，这意味着被编程为超过基准 电压的一个或更多个单元已经被编程。当输出逻辑低电平的1位通过信号PBD_PASS时，这 意味着被编程为超过基准电压的任何单元尚未被编程。这种逻辑组合部件的详细构造可以 由技术人员改变。 图3是示出依照实施例的1位通过确定部件的修改实施例的图。
在图3左边的1位通过确定部件300包括在接地端和第一验证信号输出端子PBD_ VER0K之间串联耦合的PM0S晶体管P300和NM0S晶体管N302。响应于第二节点MBb的数据 来导通PM0S晶体管P300。据此，1位通过确定部件300执行与NM0S晶体管N130基本上相 同的操作，其中响应于在图1中所示出的第一节点MB的数据来导通所述NM0S晶体管N130。
在图3中央的1位通过确定部件310包括在接地端和第一验证信号输出端子PBD_ VER0K之间串联耦合的NM0S晶体管N310和PM0S晶体管P312。响应于反相的感测节点信 号/SO来导通PM0S晶体管P312。据此，1位通过确定部件310执行与NM0S晶体管N132基 本上相同的操作，其中响应于在图1中所示出的感测节点SO的数据来导通所述NM0S晶体 管N132。 在图3右边的1位通过确定部件320包括在接地端和第一验证信号输出端子PBD_ VER0K之间串联耦合的PM0S晶体管P320和PM0S晶体管P322。响应于第二节点MBb的数据 来导通PM0S晶体管P320。此外，响应于反相的感测节点信号/S0来导通PM0S晶体管P322。 据此，1位通过确定部件320执行与在图1中所示出的l位通过确定部件130基本上相同的 操作。 图4是示出依照本公开另一实施例的非易失性存储设备的通过位数确定装置的 电路图。 通过位数确定装置400包括基准电流设置部件440，被配置为依照要读取的通过 位的数目来设置电流路径的数目；电流镜部件420，被配置为向所述基准电流设置部件440 映射通过各页面缓冲器的1位通过确定部件的电流；和通过信号输出部件430，被配置为依 照被施加到电流镜部件420和基准电流设置部件440的节点的电压来输出通过信号。
首先，1位通过确定部件130、410、412和414的每个具有与在图1中所示出的l位 通过确定部件130相同的构造。在每个页面缓冲器中所包括的1位通过确定部件被并联耦 合到第一节点N1。每当1位通过确定部件被驱动时，它放电'I'那么大的电流。从而，当数 目为n的位被通过并且驱动数目为n的1位通过确定部件时，总电流'n*I'流过第一节点 Nl。 电流镜部件420包括驱动元件N420，其被配置为响应于驱动信号EN向电流镜部 件420提供电源电压VCC ;在驱动元件N420和第一节点Nl之间耦合的第一 PMOS晶体管 P420 ;以及在驱动元件N420和第二节点N2之间耦合的第二 PMOS晶体管P422。这里，第一 PMOS晶体管P420是二极管耦接的并且被配置为起静态电压源的作用。此外，第一 PMOS晶 体管P420和第二 PMOS晶体管P422的栅极被互连，因此流过第一 PMOS晶体管P420的相同 电流也流过第二 PMOS晶体管P422。即，第一 PMOS晶体管P420和第二 PMOS晶体管P422执 行电流镜操作。
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基准电流设置部件440包括在电流镜部件420的镜电流流过的端子(即，第二节 点N2)和接地端之间耦合的多个电流放电部件442、444、446、448和450。每个电流放电部 件包括在第二节点N2和接地端之间串联耦合的第一和第二切换元件。第一切换元件被耦 合到电源电压(VCC)端子并且被配置为保持导通。响应于控制信号来导通第二切换元件。
第一电流放电部件442包括第一切换元件N442和第二切换元件N443，它们均由 NMOS晶体管组成。这里，第一电流放电部件442的每个NM0S晶体管由具有与其它电流放电 部件的NMOS晶体管不同电流的NMOS晶体管组成。换句话说，假定从电流镜部件420所提 供的电流是'I'，第一电流放电部件442由能够放电'1/2*1'的电流的NMOS晶体管组成。 优选地是，第一电流放电部件442的NM0S晶体管具有的沟道宽长比(W/L)为在基准电流设 置部件440中所包括的其它NM0S晶体管的沟道宽长比的1/2。 从而，在只驱动第一电流放电部件442并且电流镜部件420提供'I'那么大电流 的情况下，只放电1/2*1的电流。从而，第二节点N2的电压变得高于电源电压的l/2(艮卩， 1/2*VCC)。 第二电流放电部件444包括第一切换元件N444和第二切换元件N445，它们均由 NMOS晶体管组成。由电源电压VCC始终导通第一切换元件N444，并且响应于2位通过检测 信号2BIT来有选择地导通第二切换元件N445。 第三电流放电部件446包括第一切换元件N446和第二切换元件N447，它们均由 NMOS晶体管组成。第一切换元件N446借助电源电压VCC而始终保持导通，并且响应于3位 通过检测信号3BIT来有选择地导通第二切换元件N447。 第四电流放电部件448包括第一切换元件N448和第二切换元件N449，它们均由 NMOS晶体管组成。由电源电压VCC始终导通第一切换元件N448，并且响应于4位通过检测 信号4BIT来有选择地导通第二切换元件N449。 第五电流放电部件450包括第一切换元件N450和第二切换元件N451，它们均由 NMOS晶体管组成。由电源电压VCC始终导通第一切换元件N450，并且响应于5位通过检测 信号5BIT来有选择地导通第二切换元件N451。 不同于第一 电流放电部件442 ，第二到第五电流放电部件中的每个可以放电从电 流镜部件420所提供的全电流'I'。 通过信号输出部件430包括比较部件，其被配置为比较基准电压(1/2VCC)和被施 加到电流镜部件420的第二节点N2的电压并且输出通过信号PASS。当被施加到第二节点 N2的电压小于基准电压(1/2VCC)时，通过信号输出部件430输出逻辑高电平的通过信号 PASS。同时，当被施加到第二节点N2的电压大于基准电压(1/2VCC)时，通过信号输出部件 430输出逻辑低电平的通过信号PASS。在本公开内容中，当被施加到第二节点N2的电压大 于基准电压(1/2VCC)时(即当输出逻辑低电平的通过信号PASS时)，确定为通过。
下面详细描述设备400的操作。 首先，设置要读取的通过位的数目。当确定1位是否已经通过时，不施加通过检测 信号。即，可以只使用第一电流放电部件442确定1位通过。由于并未形成电流路径直到 1位通过出现，所以第二节点N2的电压通过第一电流放电部件442变得接近地电平。在这 种情况下，由于第二节点N2的电压低于基准电压(1/2VCC)，所以输出逻辑高电平的通过信 号PASS。这意味着不存在被编程为超过基准电压的单元(即，通过单元)。
如果出现1位通过，那么多个1位通过确定部件之一形成电流路径。在这种情况 下，通过电流镜部件420的静态电压源，'I'那么大的电流流过第一节点Nl和被耦合到通 过单元的1位通过确定部件。这里，尽管电流I必须经由电流镜部件420流过第二节点N2， 不过第一电流放电部件442可以产生'1/2*1'那么大的电流，因此第二节点N2的电压变得 高于基准电压(1/2VCC)。据此，输出逻辑低电平的通过信号PASS。这意味着被编程为超过 基准电压的单元(即，通过单元)已经被编程。在这种情况下，在没有施加通过检测信号并 且只驱动第一电流放电部件442的情况下，确定已经出现1位通过。 在2位通过要被检测的情况下，通过施加2位通过检测信号2BIT来驱动第二电流 放电部件444。从而，基准电流设置部件440可以放电'3/2*1'那么大的总电流。如果出现 2位通过，那么多个1位通过确定部件中的两个形成电流路径，并且通过电流镜部件420的 静态电压源，'21'那么大的电流流过第一节点Nl和被耦合到通过单元的1位通过确定部 件。这里，尽管电流21必须经由电流镜部件420流过第二节点N2，不过只有3/2*1的电流 可以流过第二节点N2，因此第二节点N2的电压变得高于基准电压(1/2VCC)。据此，输出逻 辑低电平的通过信号PASS。这意味着存在被编程为超过基准电压的单元(g卩，通过单元)。 因为正施加2位通过检测信号并且正驱动第一和第二电流放电部件442和444，所以确定已 经出现2位通过。 在3位通过要被检测的情况下，通过施加2位通过检测信号2BIT和3位通过检测 信号3BIT来驱动第二和第三电流放电部件444和446。从而，基准电流设置部件440可以 放电'5/2*1'那么大的总电流。如果出现3位通过，那么多个1位通过确定部件中的三个 形成电流路径，并且'3I'那么大的电流借助电流镜部件430的静态电压源流过第一节点N1 和被耦合到通过单元的1位通过确定部件。这里，尽管电流31必须经由电流镜部件420流 过第二节点N2，不过只有5/2*1的电流可以流过第二节点N2，因此第二节点N2的电压变得 高于基准电压(1/2VCC)。据此，输出逻辑低电平的通过信号PASS。这意味着存在被编程为 超过基准电压的单元(即，通过单元)。因为正施加2位通过检测信号和3位通过检测信号 并且正驱动第一到第三电流放电部件442、444和446，所以确定已经出现3位通过。
同理，在4位通过要被检测的情况下，通过施加2位通过检测信号2BIT、3位通过 检测信号3BIT和4位通过检测信号4BIT来驱动第一到第四电流放电部件。此外，在5位 通过要被检测的情况下，通过施加2位通过检测信号2BIT、3位通过检测信号3BIT、4位通 过检测信号4BIT和5位通过检测信号5BIT来驱动第一到第五电流放电部件。
总之，在n位通过要被检测的情况下，使用一个电流放电部件用于放电电流 '1/2*1'和数量为n-l的电流放电部件用于放电电流'I'。此外，在1位通过要被检测的情 况下，通过只驱动一个电流放电部件用于放电电流'1/2*1'来检查是否出现1位通过。在 n位通过要被检测的情况下，驱动数量为n的电流放电部件，使得{(n_l)+l/2}*I那么大的 电流被放电。如果出现n位通过，那么'WI'那么大的电流流过第一节点。尽管电流'nW' 必须流过第二节点，不过通过电流放电部件只放电{(n-l)+l/2}*I的电流。据此，输出逻辑 低电平的通过信号(B卩，用于通知数目为n的位通过的信号)。 依照此公开内容，可以检查单元被编程为超过基准电压的时间点。据此，本公开内 容可以发现各种应用，这是因为当执行编程操作和验证操作时，可以改变基于时间点的验 证操作。
1权利要求
一种非易失性存储设备的页面缓冲器，包括第一数据锁存部件，被配置为存储用于编程或禁止编程的数据；第二数据锁存部件，被配置为存储用于设置单元要被编程的阈值电压状态的数据；以及1位通过确定部件，被配置为通过响应于被设置到第一数据锁存部件的第一节点的数据和被施加到感测节点的数据而使得第一验证信号输出端子接地或浮置，来确定要编程的单元是否已经被编程为超过验证电压。
2. 如权利要求1所述的页面缓冲器，其中所述1位通过确定部件包括在接地端和第一 验证信号输出端子之间串联耦合的第一切换元件和第二切换元件，响应于被设置到第一数 据锁存部件的第一节点的数据来导通第一切换元件，并且响应于被施加到所述感测节点的 数据来导通第二切换元件。
3. 如权利要求1所述的页面缓冲器，其中逻辑低电平的数据或逻辑高电平的数据被存 储在第一数据锁存部件的第一节点中，所述逻辑低电平的数据是要编程的数据，所述逻辑 高电平的数据是要擦除的数据。
4. 如权利要求1所述的页面缓冲器，其中要编程的单元包括将被编程为具有低于第二 基准电压但高于第一基准电压的阈值电压的单元，这种情况下，逻辑低电平的数据被存储 在第一数据锁存部件的第一节点中，并且逻辑高电平的数据被存储在第二数据锁存部件的 第一节点中。
5. 如权利要求4所述的页面缓冲器，其中所述感测节点依照在第二数据锁存部件的第 一节点中所存储的数据具有逻辑高电平的状态。
6. 如权利要求1所述的页面缓冲器，其中如果要编程的单元被编程为超过验证电压， 那么设置到第一数据锁存部件的第一节点的数据从用于表示要编程的数据的数据改变为 用于表示要擦除的数据的数据。
7. 如权利要求1所述的页面缓冲器，其中如果要编程的单元被编程为超过验证电压， 那么所述1位通过确定部件使第二验证信号输出端子接地。
8. 如权利要求2所述的页面缓冲器，其中如果要编程的单元被编程为超过验证电压， 那么导通所述1位通过确定部件的第一切换元件和第二切换元件，并且使第一验证信号输 出端子接地。
9. 一种非易失性存储设备，包括多个页面缓冲器，均被配置为包括1位通过确定部件，所述1位通过确定部件用于响应 于被施加到第一数据锁存部件和感测节点的数据来确定要编程的单元是否已经被编程为 超过验证电压。第一验证信号输出端子，被并联耦合到每个页面缓冲器的1位通过确定部件的输出端 子；以及l位通过信号输出部件，被配置为依照第一验证信号输出端子的状态来输出用于确认 被编程为超过所述验证电压的单元是否已经被编程的信号。
10. 如权利要求9所述的非易失性存储设备，其中每个1位通过确定部件包括在接地端 和第一验证信号输出端子之间串联耦合的第一 NM0S晶体管和第二 NM0S晶体管，响应于被 设置到第一数据锁存部件的数据来导通第一 NM0S晶体管，并且响应于被设置到所述感测节点的数据来导通第二 NM0S晶体管。
11. 如权利要求9所述的非易失性存储设备，其中所述1位通过信号输出部件包括 NOR门，被配置为接收检查信号和第一验证信号输出端子的信号并且输出1位通过信号；和上拉部件，被配置为响应于所述检查信号来上拉第一验证信号输出端子。
12. 如权利要求11所述的非易失性存储设备，其中所述上拉部件包括在电源电压端子 和第一验证信号输出端子之间耦合的PMOS晶体管，所述PMOS晶体管被配置为具有用于接 收所述检查信号的栅极。
13. 如权利要求12所述的非易失性存储设备，其中在响应于逻辑低电平的所述检查信 号把第一验证信号输出端子预充电到逻辑高电平的状态中，通过耦合到已被编程为超过所 述验证电压的单元的页面缓冲器的1位通过确定部件来使第一验证信号输出端子接地。
14. 如权利要求12所述的非易失性存储设备，其中当被编程为超过所述验证电压的单 元已经被编程时，所述1位通过信号输出部件输出逻辑高电平的1位通过信号。
15. —种非易失性存储设备的通过位数确定装置，包括基准电流设置部件，被配置为依照通过位的数目来控制打开的电流路径的数目； 电流镜部件，被配置为把流经各页面缓冲器的1位通过确定部件的电流朝所述基准电 流设置部件映射；禾口通过信号输出部件，被配置为依照被施加到所述电流镜部件和所述基准电流设置部件 的连接节点的电压来输出通过信号。
16. 如权利要求15所述的通过位数确定装置，其中所述基准电流设置部件包括被并联耦合到所述电流镜部件的多个电流放电部件； 每个电流放电部件包括在所述电流镜部件和接地端之间串联耦合的第一切换元件和 第二切换元件；以及所述第一切换元件被耦合到电源电压端子并且被配置为保持导通状态，以及响应于通 过检测信号来导通第二切换元件。
17. 如权利要求15所述的通过位数确定装置，其中所述基准电流设置部件包括 第一电流放电部件，被并联耦合到所述电流镜部件并且被配置为放电1/2*1那么大的电流；和数目为(n-l)的电流放电部件，被并联耦合到所述电流镜部件并且均被配置为放电I 那么大的电流，其中n是自然数，其中每个电流放电部件包括在所述电流镜部件和接地端之间串联耦合的第一切换元 件和第二切换元件；第一电流放电部件的第一切换元件和第二切换元件被耦合到电源电压端子并且被配 置为保持导通状态；以及数目为(n-l)的电流放电部件中每个的第一切换元件被耦合到所述电源电压端子并 且被配置为保持导通状态，并且响应于通过检测信号来导通数目为(n-l)的电流放电部件 中每个的第二切换元件。
18. 如权利要求17所述的通过位数确定装置，其中在n位通过要被检测的情况下，驱动 第一电流放电部件和数目为(n-l)的电流放电部件，使得放电{(11-1)+1/2}*1那么大的电流。
19. 如权利要求17所述的通过位数确定装置，其中在n位通过要被检测的情况下，通过 向数目为(n-1)的电流放电部件施加通过检测信号来导通数目为(n-1)的电流放电部件中 每个的第二切换元件。
20. 如权利要求15所述的通过位数确定装置，其中所述电流镜部件包括 驱动元件，被配置为响应于驱动信号来提供电源电压；第一PM0S晶体管，在所述驱动元件与所述电流镜部件和所述1位通过确定部件的第一 节点之间耦合；以及第二 PMOS晶体管，在所述驱动元件与所述电流镜部件和所述基准电流设置部件的第 二节点之间耦合，其中第一 PMOS晶体管是二极管耦接的，并且第一 PMOS晶体管和第二 PMOS晶体管的栅 极相互耦合。
21. 如权利要求15所述的通过位数确定装置，其中所述通过信号输出部件包括比较部 件，所述比较部件被配置为通过比较基准电压和被施加到所述电流镜部件与所述基准电流 设置部件的连接节点的电压的大小来输出通过信号。
全文摘要
本发明公开了一种非易失性存储设备。依照本公开的非易失性存储设备的页面缓冲器包括第一数据锁存部件，被配置为存储用于编程或禁止编程的数据；第二数据锁存部件，被配置为存储用于设置单元要被编程的阈值电压状态的数据；以及1位通过确定部件，被配置为通过响应于被设置到第一数据锁存部件的第一节点的数据和被施加到感测节点的数据而把第一验证信号输出端子接地或浮置，来确定要编程的单元是否已经被编程为超过验证电压。
文档编号G11C16/10GK101794617SQ20101010581
公开日2010年8月4日 申请日期2010年1月28日 优先权日2009年2月4日
发明者朴成济 申请人:海力士半导体有限公司