读取电路及非易失性存储器器件的制作方法
本实用新型涉及用于读取非易失性存储器器件的存储器单元的电路以及非易失性存储器器件，该非易失性存储器器件例如为浮栅闪存式的。如将在以下更加详细描述的，读取电路和方法并不设想参考电路元件或结构的使用以读取存储在存储器单元中的数据。
背景技术：
以已知的方式，并且如在图1中示意性图示的，由1标记的例如为闪存类型的非易失性存储器器件通常包括由多个存储器单元3制成的存储器阵列2，该多个存储器单元3成行(通常由字线WL定义)以及成列(通常由位线BL定义)而被布置。
每个存储器单元3由例如通过闪存存储器中的浮栅晶体管形成的储存元件构成，其中栅极端子被设计为耦接到相应的字线WL，第一导电端子被设计为耦接到相应的位线BL，并且第二导电端子被连接到参考电势(例如接地GND)。特别地，相同字线WL的存储器单元3的栅极端子被连接在一起。
读取电路4(图1中示意性地表示)使能基于在输入处接收到的寻址信号(以已知方式生成并且通常由AS标记)选择存储器单元3，特别是选择每次被寻址所对应的字线WL和位线BL，这使得在存储的数据的读取的操作期间，其偏压处于适当电压和电流值。
读取电路4特别提供了读取路径，其被设计为在每次被选择时创建在存储器阵列2的位线BL之间的导电路径以及差分型的、被设计为将在寻址的(即激活的)存储器单元3(其接收在相应的栅极端子上的适当偏压)中流通的电流与参考电流进行比较的感应放大器级，以便于确定存储的数据的值并且因此生成指示所存储的数据的数字读取信号。
已知类型的读取电路4因而通常设想在图2中示意性地图示的由6标记的感应放大器级，其具有：第一差分输入6a，耦接到存储器单元3(到供应的合适行偏压电压VWL其栅极端子)，从该第一差分输入6a其接收单元读取电流Icell，其值是所存储的数据的函数；第二差分输入6b，耦接到参考电路元件8，其从该第二差分输入6b接收参考电流Iref；以及输出6b，其供应数字输出信号Sout，其值是在单位读取电流Icell与参考电流Iref之间的比较的函数，并且指示用于读取相同的数据而被激活的存储在存储器单元3中的数据的值。
在已知的方案中，前述参考电路元件8例如可以是：与待被读取并且具有受控的和事前已知(以用于供应参考电流Iref的已知值)的电气特性的存储器单元3结构上相同的参考单元8a；或者是被设计为生成期望值的相同参考电流Iref的参考电流生成器8b。
存储在存储器单元3中的数据的读取操作因而设想单元读取电流Icell的检测以及其与参考电流Iref之间的比较，以便于经由感应放大器级6而生成数字输出信号Sout。例如，在单元读取电流Icell比参考电流Iref更高的情况下，数字输出信号Sout可以具有高逻辑值“1”；但数字输出信号Sout可以在相反的情况下具有低逻辑值“0”，在其中，单元读取电流Icell比参考电流Iref更低。
技术实现要素：
本申请人已经认识到用于实施存储在非易失性存储设备的存储器单元中的数据的读取的已知类型的方案可能不与存储器单元的尺寸减小(所谓的“按比例缩小”)以及电气性能的同时增大(特别是，关于读取速度的增加或接入时间和消耗的减小的可能性)的需求匹配，如由技术进展所设想的。
本实用新型的目的是提供具有改进的电气性能和减小的面积占用的、用于读取非易失性存储器器件的存储器单元的方案。
根据本公开的一个方面，提供了一种读取电路，所述读取电路用于读取设置有存储器阵列的非易失性存储器器件的存储器单元，所述存储器阵列具有以字线和位线布置的存储器单元，其中第一位线与待被读取的所述存储器单元关联并且第二位线与所述第一位线不同，所述读取电路包括：与所述第一位线关联的第一电路分支以及与所述第二位线关联的第二电路分支，所述第一电路分支和所述第二电路分支中的每一个电路分支具有耦接到第一分压电容器的第一局部节点以及耦接到第二分压电容器的全局节点；解码器级，被配置为将所述局部节点耦接到所述位线并且将所述全局节点选择性地耦接到所述局部节点；差分比较器级，具有能够选择性地耦接到所述第一电路分支以及第二电路分支的所述全局节点的第一输入和第二输入，以及供应输出信号的输出，所述输出的值指示存储在所述存储器单元中的数据；耦接级，能够操作用于耦接所述第一电路分支和所述第二电路分支的所述全局节点；以及控制单元，在读取操作期间控制所述解码器级、所述耦接级以及所述差分比较器级以用于生成所述输出信号。
在一个实施例中，所述控制单元被配置为控制：预充电的第一操作步骤，其中所述全局节点和所述局部节点被预充电到预充电电压；均衡的第二操作步骤，其中所述耦接级耦接所述第一电路分支和所述第二电路分支的所述全局节点使得它们达到相同的初始电压；以及读取所存储的数据的第三操作步骤，其中：所述第一电路分支的所述局部节点被耦接到所述第一位线并且耦接到被激活以用于读取的所述存储器单元，使得相应的电压值作为所存储的数据的函数放电或不放电；随后，所述局部节点被耦接到所述全局节点以用于生成在所述第一分压电容器与所述第二分压电容器之间的电荷分配，接着所述全局节点的所述电压值作为所存储的数据的函数变为比所述初始值更高或更低的值；并且随后，所述差分比较器级基于在第一比较电压与第二比较电压之间的比较而生成所述输出信号，所述第一比较电压是所述第一电路分支的所述全局节点的电压的函数，所述第二比较电压是所述第二电路分支的所述全局节点的电压的函数。
在一个实施例中，所述控制单元被配置为确定时间间隔的持续时间，在其中所述第一电路分支的所述局部节点被耦接到所述第一位线并且耦接到被激活用于读取的所述存储器单元，使得所述第一电路分支的所述局部节点的电压在所述耦接之后变为比在所存储的数据是逻辑“1”的情况下的所述初始电压更低的第一值并且变为比在所存储的数据是逻辑“0”的情况下的所述初始电压更高的第二值。
在一个实施例中，所述电路包括列解码器级，具有：至少一个局部解码晶体管，具有连接到所述局部节点的第一导电端子、连接到所述全局节点的第二导电端子、以及接收来自所述控制单元的局部解码信号的控制端子；以及至少一个全局解码晶体管，具有连接到所述全局节点的第一导电端子、连接到内部节点的第二导电端子、以及接收来自所述控制单元的全局解码信号的控制端子；所述第一电路分支的所述内部节点能够选择性地耦接到所述差分比较器级的所述第一输入，并且所述第二电路分支的所述内部节点能够选择性地耦接到所述差分比较器级的所述第二输入。
在一个实施例中，所述耦接级包括：第一耦接晶体管，被连接在所述第一电路分支的所述全局节点与所述第二电路分支的所述全局节点之间并且具有接收来自所述控制单元的均衡信号的控制端子。
在一个实施例中，所述耦接级进一步包括：第二耦接晶体管，被连接在所述第一电路分支的所述内部节点与所述第二电路分支的所述内部节点之间并且具有接收所述均衡信号的控制端子。
在一个实施例中，所述第一位线和所述第二位线在所述存储器阵列中相邻，并且针对相应的第一分压电容器和第二分压电容器具有电容的基本上等效的值。
在一个实施例中，所述第一分压电容器和所述第二分压电容器是与所述第一位线和所述第二位线关联的寄生电容器。
在一个实施例中，所述第二分压电容器的电容的值高于所述第一分压电容器的电容的相应值。
根据本公开的另一个方面，所述非易失性存储器器件包括其中存储器单元以字线和位线被布置的存储器阵列，以及根据前述权利要求中任一项所述的读取电路，所述读取电路被耦接到所述存储器阵列并被设计为实施存储在所述存储器阵列的所述存储器单元中的所述数据的读取的操作。
在一个实施例中，所述非易失性存储器器件是具有浮栅存储器单元的闪存类型的。
本公开的各个实施例带来的技术效果在于，存储器器件和读取电路能够在更小的面积内实现更高效的读取操作。
附图说明
为了更好地理解本实用新型，其优选的实施例现在仅通过非限制性的示例以及参照所附的附图进行描述，其中：
图1示出了已知类型的非易失性存储器器件的一般性框图；
图2示出了也是已知类型的图1的非易失性存储器器件中的读取电路的一般性框图；
图3示出了根据本实用新型的一个实施例的用于读取存储单元的电路；
图4、图5、图6a-6c和图7a-7c示出了图3的读取电路，其中在给定的操作条件中在相应的节点上指示的电压值指的是存储在存储器单元中的数据的读取的操作；以及
图8、图9a-9b示出了在图3的读取电路中的电气量的绘图。
具体实施方式
如将具体描述的，本方案的特定方面首先参照图3设想了排除参考电路元件(无论这是参考存储器单元、或是参考电流生成器、或是旨在提供用于生成参考电气量或比较电气量的任何其他的元件)。为此目的，本实用新型设想了执行在与存储器阵列2的两个位线相关联的电气量之间的比较操作，特别是存储器单元3属于的、激活以用于读取存储的数据的位线BL，以及不同的位线BL'，例如在相同的存储器阵列2中(物理或逻辑)相邻的位线。
参照图3，由20标记的读取电路的实施例现在被描述，其在非易失性存储器器件中实施以两个解码水平(局部和全局)解码的分层列(例如，具有浮栅存储器单元的闪存类型的图1的非易失性存储器器件1)。
读取电路20(其中仅示出用于描述本方案所需的元件)包括控制单元21(示意性表示的)，以及还有针对存储器阵列2的每个位线的控制单元。在图3中，如在随后的附图中的，仅参考存储器阵列2的相邻位线BL和BL'。
在下文中，为了说明简单起见，将仅描述电路分支22，类似的考虑显然也适用于在电路分支22'(如在另一方面从上述图3的检查是显而易见的)。
具体而言，电路分支22包括：
至少一个局部解码晶体管23(在示例中是NMOS型的)具有连接到与局部位线BL1耦接的局部节点N1的第一导电端子、连接到与全局位线BLg(也被称为“主位线”)耦接的节点Ng的第二导电端子、以及接收来自非易失性存储器器件1的控制单元21的局部解码信号VY0的控制端子，第一导电端子继而被物理连接到位线BL并且连接到被激活以用于读取(在此示意性地表示为单元读取电流Icell的发生器)的存储器单元3，第二导电端子表示比局部位线BL1更高分层的解码的水平。
至少一个全局解码晶体管25(在该示例为NMOS型)具有连接到全局节点Ng的第一导电端子、连接到内部节点Ni的第二导电端子、以及接收来自控制单元21的全局解码信号VYN的控制端子；
至少一个保护晶体管26(在该示例为NMOS型)具有连接到内部节点Ni的第一导电端子、连接到比较节点Nc(在其上存在比较电压Vc)的第二导电端子、以及接收偏压信号Vb的控制端子；以及
使能晶体管28(在该示例为PMOS型)具有连接到比较节点Nc的第一导电端子、连接到供电端子(其接收供电电压VDD以用于为存储器器件1供电)的第二导电端子、以及接收使能信号EN的控制端子。
以将对本领域技术人员明显的方式，用于选择和偏压局部位线BL1的局部列解码可以通过进一步的局部解码晶体管(在此未示出)而被实施，类似地，用于选择和偏压全局位线BLg的全局列解码可以通过进一步的全局解码晶体管(在此也未示出)而被实施，这取决于存储器阵列2的尺寸以及解码需求。
电路分支22'的局部解码晶体管23'在控制端子上接收相应的局部解码信号(由VY1标记)，但全局解码晶体管25'接收全局解码晶体管25的全局解码信号VYN(通常，例如四个的多个局部位线实际上可以被选择性地耦接到相同的全局位线，其随后选择且偏压连接到这些局部位线的由存储器单元3构成的存储器阵列2的“扇区”)。
电路分支22'的保护晶体管26'接收与保护晶体管26相同的偏压信号Vb，但使能晶体管28'接收相应的使能信号EN'。特别地，前述保护晶体管26、26'具有级联功能；即，偏压电压Vb的值诸如为设定允许在内部节点Ni、Ni'以下的电压的最大值，防止在读取期间的任何可能的应力及损害。
而且，使能晶体管28、28'具有使能电路分支22、22'的节点的以及与对应的位线BL、BL'关联的寄生电容的预充电的功能。
特别地，在图3中所示的是：
第一寄生电容30(由虚线表示)耦接在与局部位线BL1相关联的局部节点N1与读取电路20的接地参考GND之间；以及
第二寄生电容32(其也以虚线表示)耦接在与全局位线BLg关联的全局节点Ng与相同的接地参考GND之间。
通常，如将在另一方面对本领域技术人员明显的是，第二寄生电容32的电容Cg(即与全局位线BLg关联的寄生电容)比第一寄生电容30的电容C1(即与局部位线BL1关联的寄生电容)大得多(例如至少大一个量级)。
与电路分支22关联的电容C1和Cg的值还大致等于与电路分支22'关联的对应电容C1'和Cg'的值。
顺便，要指出的是与全局位线BLg和局部位线BL1关联的电阻的比率通常相反，局部位线BL1实际上比全局位线BLg电阻更大。
电路分支22还包括进一步的输出电容34，其可以是寄生的或者在电路中物理存在于比较节点Nc与接地参考GND之间。
该输出电容器34的电容Co的值比与相同电路分支22的全局位线BLg关联的电容Cg小得多；而且，电路分支22的输出电容器34的电容Co的值与电路分支22'的输出电容器34'的电容Co'的值基本上相同。
读取电路20还包括不同类型的感应放大器级36，其具有相应地连接到电路分支的比较节点Nc并且连接到电路分支22'的比较节点Nc'的第一输入36a和第二输入36b，这些比较节点随后接收相应的比较电压Vc、Vc'和供应数字输出信号的输出36c(再次由Sout标记)，该数字输出信号具有指示存储在被激活以用于读取的存储器单元3中的数据的值的逻辑值“1”或“0”。
根据本方案的特定方面，读取电路20还包括耦接级，由以下形成：
第一耦接晶体管40(在该示例中为NMOS型)，其被连接在电路分支22、22'的全局节点Ng和Ng'之间并且具有接收均衡信号EQ的控制端子；以及
第二耦接晶体管41(在该示例中也为NMOS型)，其被连接在电路分支22、22'的内部节点Ni和Ni'之间并且具有接收相同的均衡信号EQ的相应的控制端子。
如将在以下具体讨论的，第一和第二耦接晶体管40、41具有在它们的端子上均衡节点(被称为相邻位线BL、BL'的电路分支22、22')的功能，这保证在给定的操作条件下对应的电压值基本上相等。
在读取存储在存储器单元3中的数据期间，读取电路20的操作的描述现在被呈现；通过生成及供应适当的偏压信号，该操作通常以由控制单元21管理的彼此连续的三个不同的操作步骤被阐明：
第一操作步骤，用于准备在节点处的电压，特别是用于预充电电路分支22的寄生电容器30、32；
第二操作步骤，用于均衡在电路分支22和22'的节点处的电压；以及
第三操作步骤，用于基于存储在存储器单元3中的数据的值使得在电路分支22、22'的全局节点Ng和Ng'上的电压、以及因此的在比较节点Nc和Nc'上的比较电压Vc、Vc'、以及用于生成指示存储的数据的值的数字输出信号Sout的相同电压Vc、Vc'的比较失去平衡。
以更多细节并且参照图4，第一操作步骤设想以下条件：
局部解码信号VY0高(即，局部解码晶体管23接通)；
局部解码信号VY1低(局部解码晶体管23'关断；为此原因，局部解码晶体管23'并未在图4中表示)；
使能信号EN低(使能晶体管28接通)；
使能信号EN'高(使能晶体管28'接通)；
均衡信号EQ低(第一和第二耦接晶体管40、41关断)；
全局解码信号VYN接通(全局解码晶体管25、25'接通)；以及
偏压信号Vb高(保护晶体管26、26'接通)。
这些操作条件意味着电路分支22的局部和全局位线的寄生电容器30、32的电容被预充电，特别是在相同值Vdd-Vb(如在前述图4中所示)。相反，相邻的位线BL'处于接地，其中在电路分支22'的节点上有基本上零电压值(特别地，在全局节点Ng'上以及因此在内部节点Ni'上以及在比较节点Nc'上)。
在该步骤中，存储器单元3仍然关断或去激活(以未示出的方式，对应的字线WL并未在由读取操作所需的值处被寻址和/或偏压)。
随后，在第二操作步骤期间，见图5，操作条件被修改为以下：
局部解码信号VY0被切换至低值(局部解码晶体管23关断)。
使能信号EN被切换至高值(使能晶体管28关断)；以及
均衡信号EQ被切换至高值(耦接晶体管40、41接通)。
耦接晶体管40、41的接通导致在相邻的位线BL、BL'之间的均衡的以及在对应的寄生电容器32、32'之间的电荷分配。
特别地，在全局节点Ng、Ng'上的电压基本上达到相同值(Vdd-Vb)/2，即比在之前的预充电步骤期间假定的值更低的值(关于电路分支22)。
使能晶体管28、28'的关断导致在比较节点Nc、Nc'上的电压到达内部节点Ni、Ni'的相同值，其继而基本上等于在全局节点Ng、Ng'上的前述电压。
而且，与待被读取的存储器单元3关联的、在电路分支22的局部节点N1上的电压保持在初始值Vdd-Vb(由于局部解码晶体管23的关断和相同局部节点N1的浮动状况)。
作为存储的数据的函数，以单元读取电流Icell在存储器单元3中流动的这种方式，与存储器单元3关联的字线WL在同一时间被控制单元21寻址并且适当地偏压(以本身已知的方式)。特别地，行偏压电压VWL被供应到存储器单元的栅极端子。
第三操作步骤随后跟随，其中两个不同的操作条件可以根据待被读取的存储在存储器单元3中的数据是逻辑“1”还是逻辑“0”而升高。
如在图6a中所示，均衡信号EQ再次走低，以用于关断耦接晶体管40、41；字线WL已经达到正确的偏压值。
在数据是“1”的情况下，从存储器单元3获取的单元电流Icell已经放电局部节点N1，带来其电压值相对于在之前的步骤中假定的值(即，Vdd-Vb)的降低，可能达到零值。
随后(图6b)，通过接通局部解码晶体管23，其因而将局部节点N1连接至全局节点Ng，局部解码信号VY0被再次切换至高值。
产生的在第一与第二寄生电容器30、32之间的电荷分配导致在全局节点Ng上的电压值的相应降低。
具体而言，假定关系Cg＝10·Cl保持并且单元电流Icell在计算中是可忽略的。
在电容分配之后，存储在寄生电容器30、32中的电荷的量之和保持恒定。
链接电荷的量、电容以及寄生电容器30、32的值的关系Q＝C·V在局部解码晶体管23的接通步骤之前和之后被应用。
特别地，存储在第一寄生电容器30中的初始电荷的量(即，在前述第三步骤的开始处)是：
Q(Cl)1＝Cl·V(Cl)1
其中基于存储器单元3已经一起放电第一寄生电容器30的电容的假设，V(Cl)1被假定等于0。
存储在第二寄生电容器32中的初始电荷的量取而代之由以下给出
Q(Cg)1＝Cg·V(Cg)1
其中基于已经在以上讨论的，V(Cg)1等于(Vdd-Vb)/2。
而且，存储在第一寄生电容器30中的最终电荷的量(即，在由于局部解码晶体管23的接通导致的电荷分配的过程之后)是
Q(Cl)2＝Cl·V(Cl)2
其中V(Cl)2是最终值Vf。
类似地，存储在第二寄生电容器32中的最终电荷的量是
Q(Cg)2＝Cg·V(Cg)2
其中由于电荷分配的过程，V(Cg)2等于相同的最终值Vf。
基于上述假设Cg＝10·Cl，通过使初始电荷的量以及最终电荷的量的总和相等，我们获得
Q(Cl)1+Q(Cg)1＝Q(Cl)2+Q(Cg)2
0+10Cl·(Vdd-Vb)/2＝Cl·Vf+10Cl·Vf
于是
Vf＝5/11·(Vdd-Vb)＝0.45·(Vdd-Vb)
该最终值Vf因此比等于(Vdd-Vb)/2的全局节点Ng的初始电压更低。
应当注意的是，由于单元电流Icell在真实情况中是不可忽视的，最终值Vf通常仍比指示的值更低。
如在图6c中所示，在第三步骤的结束处，局部解码信号VY0再次被切换至低值，因而关断局部解码晶体管23以用于“冻结”在局部和全局节点N1、Ng上的电压的值(存储在对应的第一和第二寄生电容器30、32中)。
在该点处，存在于感应放大器级36的第一和第二差分输入36a、36b上的是两个不同的电压值，其中电路分支22的比较电压Vc(其基本上等于最终值Vf)比电路分支22'的比较电压Vc'(其已保持在等于(Vdd-Vb)/2的初始值)更低。
数字输出信号Sout在该情况下具有第一逻辑值(例如高)，指示在存储器单元3中的逻辑“1”的读取。
通常，在读取期间被允许给存储器单元3以对局部节点N1放电(在单元处于“1”的情况下)的时间必须是充分的以用于提供电压的显著变化或类似的显著的电荷变化，使得在相继的电容分配中发生全局节点Ng的和比较节点Nc的电压的显著减小，并且可以由差分感应放大器结构检测到的充分的电压差因而存在。
现在跟随有存储在存储器单元3中的数据时逻辑“0”的类似分析。
如在图7a中所示(作为之前的图6a，其指的是第三读取步骤的开始)，因为数据是“0”，在该情况下不存在通过存储器单元3的放电电流。因此，并未发生第一寄生电容器30的任何放电以及局部节点N1的电压值的任何减小，其因而保持在初始值(Vdd-Vb)。
如在图7b中所示，局部解码信号VY0随后被切换到高值，如关于之前的情况所述。然而，在该情况下，局部节点N1的电压值比实际上最初等于(Vdd-Vb)/2的全局节点Ng的电压值更高。
产生的在第一与第二寄生电容器30、32之间的电荷分配因而导致在相同的全局节点Ng上的电压值的增大。
具体而言，再次假设关系Cg＝10·Cl成立，存储在第一寄生电容器30中的初始电荷的量(即，在前述第三步骤的开始处)由以下给出
Q(Cl)1＝Cl·V(Cl)1
其中V(Cl)1在该情况下等于Vdd-Vb。
存储在第二寄生电容器32中的初始电荷的量由以下给出
Q(Cg)1＝Cg·V(Cg)1
其中V(Cg)1等于(Vdd-Vb)/2。
而且，存储在第一寄生电容器30中的最终电荷的量(即，在由于局部解码晶体管23的接通导致的电荷分配的过程之后)是
Q(Cl)2＝Cl·V(Cl)2
其中V(Cl)2是最终值Vf。
类似地，存储在第二寄生电容器32中的最终电荷的量是
Q(Cg)2＝Cg·V(Cg)2
其中由于电荷分配的过程，V(Cg)2等于最终值Vf。
基于上述假设Cg＝10·Cl，通过使初始电荷的量以及最终电荷的量的总和相等，我们获得
Q(Cl)1+Q(Cg)1＝Q(Cl)2+Q(Cg)2
Cl·(Vdd-Vb)+10Cl·(Vdd-Vb)/2＝Cl·Vf+10Cl·Vf
于是
Vf＝6/11·(Vdd-Vb)＝0.54·(Vdd-Vb)
该最终值Vf在该情况下因此比等于(Vdd-Vb)/2的全局节点Ng上的初始电压更高。
如在图7c中所示，在第三步骤的结束处，局部解码信号VY0再次被切换至低值，因而关断局部解码晶体管23以用于“冻结”在局部和全局节点N1、Ng上的电压的值。
在该点处，存在于感应放大器级36的第一和第二差分输入36a、36b上的是两个不同的电压值，其中电路分支22的比较电压Vc(其基本上等于最终值Vf)在该情况下比电路分支22'的比较电压Vc'(其已保持在(Vdd-Vb)/2的初始值)更高。
数字输出信号Sout在该情况下具有第二逻辑值(例如低)，指示在存储器单元3中的逻辑“0”的读取。
在之前具体描述的读取操作期间，绘制了主控制信号的和在读取电路20中的节点上的主电压的演进的一些绘图的描述现在被呈现。
特别地，参照之前描述的操作步骤(被称为“步骤1”、“步骤2”和“步骤3”)，图8示出了以下的波形：相邻的电路分支22、22'的局部解码信号VY0、VYN；与被激活以用于读取的存储器单元3的字线WL关联的行偏压电压VWL；使能信号EN；以及均衡信号EQ。
图9a示出了在读取具有值“1”的存储的数据的情况下相邻电路分支22、22'的比较电压Vc、Vc'的绘图。特别地，要指出的是，在图9a的底部部分中图示的放大的绘图中在最后的操作步骤期间比较电压Vc如何跌到比较电压Vc'以下，在电荷分配之后，该电荷分配在通过存储器单元3的电路分支22的局部节点N1的放电之后。
类似地，图9b示出了在读取具有值“0”的存储的数据的情况下相邻电路分支22、22'的比较电压Vc、Vc'的绘图；特别地，在该情况中要指出的是，在将局部解码信号VY0切换至高状态之后，在该情况下局部节点N1处于高于相同电路分支的全局节点Ng的电压值，其中最终结果是在电荷分配之后比较电压Vc高于比较电压Vc'。
在图示的实施例中，本方案因而设想了行解码的分层配置的利用(设置有全局和局部解码)，其固有地提供了两个电容，在其上可能实施用于检测存储的数据的充电分配的机制。特别地，与局部和全局位线BL1、BLg关联的寄生电容C1和Cg被利用，其中与局部位线BL1关联的寄生电容C1比与全局位线BLg关联的寄生电容Cg更低(例如，低一个量级)。
本方案设想了充电分配的前述机制的利用以在电路分支22中根据存储在存储器单元3中的数据是“1”还是“0”而导致与全局位线BLg关联的电容Cg(其确定由感应放大器级26所见的比较电压Vc)被局部位线BL1的电容C1充电或放电。
特别地，在“1”被读取的情况下，局部位线BL1的电容C1放电，并且一旦连接到全局位线BLg，全局位线BLg也放电。取而代之地，在“0”被读取的情况下，如果电容C1所处的电压值比电容Cg所处的电压值更高，将会是电容C1将电荷传递到全局位线BLg的电容，导致电压上升。
因此：考虑到全局位线Blg的电容Cg被发现在预充电步骤之后的初始电压Vgi、在存储的数据等于“0”(Vl0)的最差情况中局部位线B1的电压的值、并且相同局部位线B1的电压的值在存储的数据等于“1”(Vl1)的最差情况下，本方案设想以下关系将保持
Vl1<Vgi<Vl0
以本身已知的方式，“0”和“1”逻辑值理想地表示，关于“0”的完全没有电流，诸如以不移动存储器单元的漏极节点，即开路；以及关于“1”的双重条件，即短路诸如以将存储器单元的漏极接地。最差的值是可能导致在两个逻辑值之间融合的极端值，因而在“0”的单元却吸收非零电流或者在“1”的单元吸收比预期更少的电流，并且通常具有取决于读取电路的灵敏度的值。
特定地，在提出的方案中，在位线BL、BL'之间的均衡的操作有利地使能相邻于与被激活用于读取的存储器单元3关联的一个的位线BL'的利用，其因而具有与寄生电容基本上相同的值，作用在可能被认为相等的两个结构上以用于固定前述初始电压值Vgi。
在读取操作期间，位线BL'的比较节点Nc'相对于初始预充电值而言并不实质地修改其自身的电压值，但由于电容分配，位线BL的比较节点Nc修改其自身的电压值，其根据待被读取的数据而变得更高或更低。
提出的解决方案的优点由前文的描述得以澄清。
在任何情况下，再次强调的是本方案并不设想(用于读取存储的数据)使用任何参考元件或结构，特别是并不设想使用存储器参考单元或从其导出的电流，或参考电流生成器。
因此，产生的存储器器件1具有与传统方案相比更小的维度和更低的电消耗。
读取速度被进一步增大。特定地，经由描述的方案，例如可能的是在相同的步骤中读取(即，在相同的读取操作期间)存储器阵列2的位线BL的整个一半(例如奇数的)，并且在相继的步骤中读取位线BL的另一半(在该示例中是所有的偶数的)。换言之，第一半的位线BL因而在一个步骤中是被读取的并且在相继的步骤中作为比较操作(即，作为位线BL'，根据已经在以上描述的)以用于读取另一半的位线。
被描述的方案并未进一步设想对非易失性存储器器件1的架构的任何实质修改，除了引入在相邻的位线BL、BL'之间的耦接晶体管40、41以及由控制单元21适当地生成控制信号以用于操作读取步骤的计时和管理。
最终，显然的是，可以对本文已经描述和示出的做出修改和变化，而不会因此脱离本实用新型如在所附的权利要求书中限定的范围。
以此方式，要强调的是所述方案可被应用至不同类型的非易失性存储器器件(嵌入的或独立类型的)，例如EPROM、EEPROM、或PCM(相变存储器)，其具有单层或多层存储器单元，其中电流的比较对于读取所存储的数据而言是需要的。
通常，针对该方案的应用，在解码列中的两个不同节点的存在是充分的(即，之前被称为局部节点N1和全局节点Ng的节点)，与其关联的是电容的不同值，用于实施所述的电荷分配的策略。特定地，在耦接到这些节点的寄生电容中的一个或两个寄生电容均不存在的情况下，有意提供的电荷分配电容器可以被插入(电连接到相同的节点)以便于实施所述的方案。
而且，不同的实施例可以设想在相邻的位线BL、BL'之间的单个耦接晶体管的存在，例如之前所称的耦接晶体管40(即使通常具有两个耦接晶体管40、41的方案可提供适当操作和所存储的数据的正确读取的更大保证)。
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