1.一种读取电路(20)，所述读取电路(20)用于读取设置有存储器阵列(2)的非易失性存储器器件(1)的存储器单元(3)，其特征在于，所述存储器阵列(2)具有以字线(WL)和位线(BL)布置的存储器单元(3)，其中第一位线(BL)与待被读取的所述存储器单元(3)关联并且第二位线(BL')与所述第一位线(BL)不同，所述读取电路(20)包括：
与所述第一位线(BL)关联的第一电路分支(22)以及与所述第二位线(BL')关联的第二电路分支(22')，所述第一电路分支(22)和所述第二电路分支(22')中的每一个电路分支具有耦接到第一分压电容器(30、30')的第一局部节点(N1、N1')以及耦接到第二分压电容器(32、32')的全局节点(Ng、Ng')；
解码器级(23、25)，被配置为将所述局部节点(N1、N1')耦接到所述位线(BL、BL')并且将所述全局节点(Ng、Ng')选择性地耦接到所述局部节点(N1、N1')；
差分比较器级(36)，具有能够选择性地耦接到所述第一电路分支(22)以及第二电路分支(22')的所述全局节点(Ng、Ng')的第一输入(36a)和第二输入(36b)，以及供应输出信号(Sout)的输出(36c)，所述输出的值指示存储在所述存储器单元(3)中的数据；
耦接级(40、41)，能够操作用于耦接所述第一电路分支(22)和所述第二电路分支(22')的所述全局节点(Ng、Ng')；以及
控制单元(21)，在读取操作期间控制所述解码器级(23、25)、所述耦接级(40、41)以及所述差分比较器级(36)以用于生成所述输出信号(Sout)。
2.根据权利要求1所述的电路，其特征在于，所述控制单元(21)被配置为控制：
预充电的第一操作步骤，其中所述全局节点(Ng、Ng')和所述局部节点(N1、N1')被预充电到预充电电压；
均衡的第二操作步骤，其中所述耦接级(40、41)耦接所述第一电路分支(22)和所述第二电路分支(22')的所述全局节点(Ng、Ng')使得它们达到相同的初始电压(Vgi)；以及
读取所存储的数据的第三操作步骤，其中：所述第一电路分支(22)的所述局部节点(N1)被耦接到所述第一位线(BL)并且耦接到被激活以用于读取的所述存储器单元(3)，使得相应的电压值作为所存储的数据的函数放电或不放电；随后，所述局部节点(N1)被耦接到所述全局节点(Ng)以用于生成在所述第一分压电容器(30、30')与所述第二分压电容器(32、32')之间的电荷分配，接着所述全局节点(Ng)的所述电压值作为所存储的数据的函数变为比所述初始值更高或更低的值；并且随后，所述差分比较器级(36)基于在第一比较电压(Vc)与第二比较电压(Vc')之间的比较而生成所述输出信号(Sout)，所述第一比较电压是所述第一电路分支(22)的所述全局节点(Ng)的电压的函数，所述第二比较电压是所述第二电路分支(22')的所述全局节点(Ng')的电压的函数。
3.根据权利要求2所述的电路，其特征在于，所述控制单元(21)被配置为确定时间间隔的持续时间，在其中所述第一电路分支(22)的所述局部节点(N1)被耦接到所述第一位线(BL)并且耦接到被激活用于读取的所述存储器单元(3)，使得所述第一电路分支(22)的所述局部节点(N1)的电压在所述耦接之后变为比在所存储的数据是逻辑“1”的情况下的所述初始电压(Vgi)更低的第一值(Vl1)并且变为比在所存储的数据是逻辑“0”的情况下的所述初始电压(Vgi)更高的第二值(Vl0)。
4.根据权利要求1所述的电路，其特征在于，所述电路包括列解码器级，具有：
至少一个局部解码晶体管(23、23')，具有连接到所述局部节点(N1、N1')的第一导电端子、连接到所述全局节点(Ng、Ng')的第二导电端子、以及接收来自所述控制单元(21)的局部解码信号(VY0、VY1)的控制端子；以及
至少一个全局解码晶体管(25、25')，具有连接到所述全局节点(Ng、Ng')的第一导电端子、连接到内部节点(Ni、Ni')的第二导电端子、以及接收来自所述控制单元(21)的全局解码信号(VYN)的控制端子；所述第一电路分支(22)的所述内部节点(Ni)能够选择性地耦接到所述差分比较器级(36)的所述第一输入(36a)，并且所述第二电路分支(22')的所述内部节点(Ni')能够选择性地耦接到所述差分比较器级(36)的所述第二输入(36b)。
5.根据权利要求4所述的电路，其特征在于，所述耦接级(40、41)包括：第一耦接晶体管(40)，被连接在所述第一电路分支(22)的所述全局节点(Ng)与所述第二电路分支(22')的所述全局节点(Ng')之间并且具有接收来自所述控制单元(21)的均衡信号(EQ)的控制端子。
6.根据权利要求5所述的电路，其特征在于，所述耦接级(40、41)进一步包括：第二耦接晶体管(40)，被连接在所述第一电路分支(22)的所述内部节点(Ni)与所述第二电路分支(22')的所述内部节点(Ni')之间并且具有接收所述均衡信号(EQ)的控制端子。
7.根据权利要求1至6中任一项所述的电路，其特征在于，所述第一位线(BL)和所述第二位线(BL')在所述存储器阵列(2)中相邻，并且针对相应的第一分压电容器(30、30')和第二分压电容器(32、32')具有电容的基本上等效的值。
8.根据权利要求1至6中任一项所述的电路，其特征在于，所述第一分压电容器(30、30')和所述第二分压电容器(32、32')是与所述第一位线(BL)和所述第二位线(BL')关联的寄生电容器。
9.根据权利要求1至6中任一项所述的电路，其特征在于，所述第二分压电容器(32、32')的电容的值高于所述第一分压电容器(30、30')的电容的相应值。
10.一种非易失性存储器器件(1)，其特征在于，所述非易失性存储器器件包括其中存储器单元(3)以字线(WL)和位线(BL)被布置的存储器阵列(2)，以及根据前述权利要求中任一项所述的 读取电路(20)，所述读取电路(20)被耦接到所述存储器阵列(2)并被设计为实施存储在所述存储器阵列(2)的所述存储器单元(3)中的所述数据的读取的操作。
11.根据权利要求10所述的非易失性存储器器件，其特征在于，所述非易失性存储器器件是具有浮栅存储器单元(3)的闪存类型的。