技术总结
一种用于读取非易失性存储器器件的存储器单元的电路，设置有存储器阵列，其中单元以字线和位线被布置，在其之中的是与存储器单元关联的第一位线以及第二位线，具有：与第一位线关联的第一电路分支和与第二位线关联的第二电路分支，每个具有第一分压电容器耦接到其的局部节点，以及第二分压电容器耦接到其的全局节点；解码器级，用于将局部节点耦接至第一或第二位线并且耦接全局节点至局部节点；以及差分比较器级，其具有能够耦接到第一电路分支或第二电路分支的全局节点的输入，并且供应指示所存储的数据的输出信号；耦接级，用于耦接第一和第二电路分支的全局节点；以及控制单元，用于控制解码器级、耦接级、和差分比较器级以用于生成输出信号。
技术研发人员：G·卡姆帕尔多;S·波利兹
受保护的技术使用者：意法半导体股份有限公司
文档号码：201621091075
技术研发日：2016.09.28
技术公布日：2017.09.12