专利名称：浅结半导体器件的制造方法
发明的背景本发明涉及到提供改进了的半导体器件及这种器件的制造方法。更确切但不排它地说，本发明涉及到这种器件的半导体浅结的制作。
为了提高电子器件的速度，常常希望减小各种半导体元件的临界尺寸。其结果是，由于分立元件尺寸的减小而可能提高许多集成电路器件的功能，因而可以提高由这些元件构成的集成电路的元件密度以及相应的数目和复杂性。而且，随着半导体器件的临界尺寸被减小到亚微米范围，保持一种密集分布的结的浅的分布，常常是可取的。不幸的是，常规工艺常常使形成结的掺杂剂暴露于多个倾向于加深相应的分布的高温热循环。因而需要更好的方法来保持所希望的结分布深度。而且，对于临界尺寸处于亚微米范围下部(≤0.2微米)的半导体器件，常常希望制作相应地更浅的结，从而对于适当的器件性能来说，保持这种分布常常变得更加重要。于是，也需要能够可靠地提供更浅的半导体结的方法。
发明的概述本发明的一种形式是一种改进了的包括半导体浅结的集成电路器件。作为变通或另外，本发明的另一种形式的改进了的集成电路器件可以包括各延伸在源/漏范围上并覆盖相邻的源/漏区的一对相反的侧壁间隔。
在本发明的另一种形式中，提供了一种降低或消除可能引起半导体结的不希望有的加深或可能用其它方法使结掺杂剂不希望有地重新分布的方法。此方法可以被用来提供具有超浅结的器件。如此处所用的那样，“超浅结”指的是最大深度小于大约1000埃掺杂剂水平至少为1019cm-3的结。而且，可以根据这种形式来提供最佳深度小于大约500埃的超浅结。
在又一种形式中，利用选择性地遮挡某些衬底区域的掺杂的一个或多个掩蔽元件来对集成电路器件进行掺杂。然后清除这些元件，并用不同于第一掺杂工艺的分布特性对各个被遮挡的区域的至少一部分进行掺杂。在第二掺杂工艺之后，可以制作新的遮挡或掩蔽元件，它覆盖被掺杂成第二非零水平的区域的至少一部分。这些新的掩蔽元件的尺寸可以不同于已经被清除的掩蔽元件。在这种形式的一个变种中，新的掩蔽元件被构造成晶体管栅间隔，其尺寸和形状可以被做成便于诸如硅化物制作之类的后续工艺。
在本发明的不同的形式中，方法包含对集成电路衬底进行掺杂，以提供第一成对的掺杂衬底区，其中晶体管栅元件和相应的第一成对的间隔从第一掺杂区之间的衬底延伸。然后清除第一间隔。在清除间隔之后，进行衬底的掺杂，以提供分布不同于第一掺杂区的第二成对的掺杂衬底区。这些第二掺杂区各沿衬底被置于相应的一个第一掺杂区和栅元件之间。对衬底进行加热，以激活第一和第二掺杂区的掺杂剂。在制作第二掺杂区之后，在栅元件周围制作第二成对的间隔。在制作第二成对的间隔之后，在至少一个第一掺杂区或栅元件上提供硅化物接触。
本发明的另一种形式包括对集成电路衬底的源区和漏区执行第一掺杂剂注入。晶体管栅元件从源区与漏区之间的衬底延伸，而第一成对的间隔约束着栅元件，其一个第一间隔在第一注入过程中掩蔽源区与栅元件之间的第一区域，而另一个第一间隔在第一注入过程中掩蔽漏区与栅元件之间的第二区域。第一间隔各由原硅酸四乙酯(TEOS)制成。在第一注入之后，腐蚀掉第一间隔，并执行第二掺杂剂注入，以便用导电类型与注入在源区和漏区的掺杂剂相同的掺杂剂，相对于源区和漏区而对第一和第二区域进行掺杂。于是在栅元件周围形成第二成对的间隔。
再一种形式包括提供具有从中延伸的被第一成对的间隔约束的晶体管栅元件的集成电路衬底，以及对衬底进行掺杂以提供第一成对的掺杂衬底区。栅元件和第一间隔被置于第一掺杂区之间。清除第一间隔，并在清除第一间隔之后对衬底进行掺杂，以提供第二成对的掺杂衬底区。第二掺杂衬底区沿衬底各被置于相应的一个第一掺杂区与栅元件之间。制作第二成对的间隔，它们各沿衬底从相应的一个第二掺杂区上的栅元件的侧壁延伸，且各包括位于栅元件顶表面下面的向下倾斜的表面。第二间隔可以各宽于各个第一间隔，以便至少部分地延伸在相应的一个第一掺杂区上。
因此，本发明的目的是提供一种改进了的电子器件。
本发明的另一目的是提供制造浅结半导体器件的方法。
从此处包含的描述和附图中，本发明的进一步目的、特点、情况、形式、实施例、好处和优点将变得明显。
附图的简述
图1-7是集成电路器件的局部剖面图，示出了选定的制造步骤。在图1-7中，相似的参考号表示相似的零件；并在某些情况下，为了保持清晰，附图或其选定的零件未按比例绘出。
最佳实施例的详细描述为了有助于了解本发明的原理，现参照附图所示的实施例并用特殊的语言对其进行描述。尽管如此，可以理解的是，不因此而意味着对本发明的范围有限制。如与本发明有关的技术领域的熟练人员通常想到的那样，所述实施例的任何变通和进一步修正，以及此处所述的本发明的原理的任何进一步应用，都在预料之中。
图1-7示出了集成电路器件20的制造工艺100的选定步骤。在图1的步骤100a中，集成电路器件20包括衬底22。衬底22最好一般是平的，并由诸如单晶硅之类的普通半导体材料制成；但如本技术领域的熟练人员想到的那样，衬底22也可以有其它的几何形状、组分和安排。如所述，衬底22通常沿垂直于图1的视平面的平面延伸。衬底22最好一开始被p型或n型掺杂成适合于待要在后续工艺步骤中制作在衬底22中的特定类型的半导体结。
图1示出了大量隔离结构24。结构24彼此分隔开，以便确定相应数目的电隔离的元件区，其中的一对被参考号26a和26b具体指定。隔离结构24最好各为标准的浅沟槽隔离(STI)型；但在其它实施例中，也可以变通地或额外地采用一个或多个不同的隔离结构类型。在另一些实施例中，可以没有隔离结构24，且相应地，区域26a和26b可以不彼此电隔离。
在相应的一个区域26a和26b中示出了晶体管栅结构30a和30b。结构30a和30b各包括成对的从栅元件36的相反侧壁延伸的间隔32和34。各个结构30a和30b还具有位于元件36与衬底22之间的介电栅焊点38，以便使元件36电隔离于衬底22。各个间隔32和34具有从元件36到衬底22向下延伸的弯曲的剖面分布。
结构30a和30b最好同时制作。在一个最佳实施例中，同时制作开始于在衬底22上淀积介电层。然后用标准方法在此层上满铺一层非晶硅。再涂敷光刻胶层，并用普通光刻过程进行图形化，以提供介电层和非晶硅层的掩模。根据此掩模，这些层的选定区域被腐蚀清除，以便由介电层形成焊点38和由非晶硅层形成栅元件36。得到图1所示的结构30a和30b。通常，用制造工艺中的加热或退火步骤，使非晶硅转变为多晶形式。此多晶形式有时被称为“多晶硅”或“多晶”。
最好在这一步骤或后续步骤中，以它们相对于焊点38成为导电的方式，制作元件36。元件36由包括硅的材料组成，此材料以后续工艺中适合于选择性地形成硅化物膜的方式排列。对于元件36的多晶硅组分，借助于将掺杂剂涂敷到元件36可以建立电导率。若掺杂剂被涂敷到元件36，最好在器件20的另一个区域例如衬底22被掺杂的同时进行涂敷。在其它的实施例中，可以用不同的方式，例如用从金属局部或全部形成元件36的方式，来建立元件36的电导率。在一个这样的例子中，元件36一开始从中形成的材料，被局部或全部清除，并在制造的后续步骤中被金属代替。对于这种变通，元件36可以不包括安排用来稍后形成硅化物的硅。而且，元件36可以一开始或后续从各由不同的材料组成的多层或膜制成；其中这种层或膜可以不包括硅或硅化物。在其它的实施例中，如本技术领域熟练人员想到的那样，可以用其它方法制作元件36。
焊点38最好各由与相应的元件36一起适合于提供绝缘栅场效应晶体管(IGFET)的绝缘栅的电介质制成。在一个最佳安排中，焊点38由二氧化硅组成，且其厚度小于或等于大约60埃。作为变通，可以如本技术领域熟练人员想到的那样来组成、定尺寸、或安排焊点38。
在制作之后，元件36可以被氧化，以提供由制作间隔32和34的过程中使用的二氧化硅组成的外膜。实际上，间隔32和34最好由绝缘材料制成。各个结构30a和30b的间隔32和34由元件36的侧壁上的热生长二氧化硅层以及淀积在器件20上的满铺未稠化的原硅酸四乙酯(TEOS)制成，然后选择性地清除以提供具有通常如图1所示的剖面分布的间隔32和34，则更好。如此处所用的那样，“未稠化的TEOS”指的是用TEOS基化学汽相淀积(CVD)工艺制作的原淀积的氧化硅。对于这个更佳的实施例，最好用等离子体腐蚀方法来选择性地清除TEOS材料，以便成形间隔32和34。在其它的实施例中，如本技术领域熟练人员想到的那样，不同的组分和/或制作过程可以被用于间隔32和34。
在步骤100a中，如箭头40象征性地表示的那样，器件20的选定区域被掺杂。最好用一种或多种适当的粒子注入来执行这一掺杂操作，以便提供n+或p+掺杂区。作为不受限制的例子，对于n+导电类型，可以注入砷(As)或磷(P)；而对于p+导电类型，可以以B11或BF2粒子的形式来注入硼(B)。在这两种情况下，最佳的最低掺杂剂水平约为4×1019cm-3。这一掺杂过程可以包括用标准方法使用光刻胶掩模，以便防止器件20的一个或多个区域的掺杂。例如，为了防止一个或多个元件36的掺杂，这种掩模可能是可取的。这种掩模有时也被用来提供本发明的CMOS应用中的可能成对的同一个器件上的n型和p型晶体管二者。尽管如此，为了保持清晰，在图1中并未示出这种光刻胶掩模。对于包括注入的掺杂步骤，可以利用诸如氧化膜之类的遮挡注入剂层，并可以随后清除。借助于同时对衬底22和元件36进行热氧化，可以有利地形成遮挡注入剂层。
在图2的步骤100b中，掺杂的衬底区42和44被示为步骤100a的掺杂步骤的结果。区域42和44各对应于一个结构30a和30b的源/漏对，以便稍后确定一个如以下更完整地描述的IGFET。区域42和44各被注入到图2所示的最大深度D1。应该理解，无论是否使用光刻胶掩模，包括间隔32和34的栅结构30a和30b都遮挡了区域42与44之间的衬底22部分，防止了它们被掺杂。因此，在图2中，这些零件被更一般地称为掩蔽元件41。
在图3的步骤100c中，各个结构30a和30b的间隔32和34已经被清除。对于具有间隔32和34的未稠化的TEOS的更佳的实施例，最好用使用稀释氢氟酸(HF)的湿法腐蚀过程来执行选择性清除。这一稀释的HF腐蚀剂的范围最好是下限为大约90份H2O对1份HF(90∶1)，而上限为大约110份H2O对1份HF(110∶1)。稀释的HF腐蚀剂的比率约为H2O∶HF＝100∶1则更好。对于H2O∶HF＝100∶1的比率，已经发现，未稠化的TEOS被清除的速率可以约为每秒钟4埃，而热形成的二氧化硅的清除速率约为每秒钟0.5埃。相应地，得到了大约8∶1的TEOS对热二氧化硅的清除速率。但在其它的实施例中，如本技术领域熟练人员想到的那样，可以使用不同的间隔清除方法。
间隔32和34的清除，暴露了衬底22的区域46。各个区域46沿衬底22被置于相应的结构30a和30b与掺杂的衬底区42和44之间。应该理解，区域46是用来形成有时称为轻掺杂漏(LDD)的掺杂的源/漏延伸的公共位置。为了提供这些延伸，器件20在步骤100c如箭头50所示被掺杂。最好用离子注入方法，使用与步骤100a所用相同的粒子，来执行步骤100c的掺杂。作为不受限制的例子，对于n导电类型，可以注入As或P；而对于p导电类型，可以以B11或BF2的形式注入B。对于步骤100c的掺杂，最佳的最低浓度水平约为3×1018cm-3；但在其它的实施例中，可以使用通常高达用来确定源或漏的掺杂的源/漏区42和44的浓度水平。因此，利用掺杂剂浓度低于掺杂区域42和44的步骤100c的掺杂，可以确定源/漏延伸；或可以被安排成具有高达掺杂区42和44的掺杂剂浓度。
如在第一掺杂过程的情况下那样，第二掺杂过程可以利用掩模来防止器件20的选定区域的掺杂。得到的掺杂衬底区在图4的步骤100d中由参考号52和54表示。应该理解，区域52和54被掺杂到最大深度D2，它小于区域42和44的最大深度D1。图4还具体地指出了元件36的相对的侧壁36a和36b。值得注意的是，由于区域42、44和52、54被相继掺杂，故可以用腐蚀方法来清除间隔32和34，而无须像作为步骤100a的重掺杂过程一部分那样清除可以用来遮挡掺杂剂的任何光刻胶掩模。还应该理解，通过步骤100c，已经不要求将器件20暴露于热循环，或者相反在步骤100a-100c中激活或分布淀积在衬底22中的掺杂剂。
实际上，最好借助于在图4的步骤100d中执行高温快速热退火(RTA)来同时激活和分布在步骤100a-100c中淀积在区域42、44、52、54中的掺杂剂。这一RTA最好在850-1050℃的范围内进行1分钟或更短。这一RTA在950-1050℃的范围内进行大约30秒钟则更好。如图5的步骤100e所示，区域42、44、52、54中的掺杂剂的同时激活/分布提供了结62和64。结62和64各由源/漏分布区段42a和44a以及源/漏延伸分布区段52a和54a组成。源/漏分布区段42a和44a的最大深度D3大于延伸分布区段52a和54a的最大深度D4。D3与D4之间的差别最好至少为大约100埃。沟道60被示于各个成对的结62和64的延伸分布区段52a与54a之间。
图5所示的是各个元件36和焊点38周围的成对的替换间隔132和134，以便分别提供修正的栅结构130a和130b。结构130a、区域26a的结62和64、以及区域26a的沟道60一起确定了绝缘栅场效应晶体管(IGFET)150a。结构130b、区域26b的结62和64、以及区域26b的沟道60一起确定了绝缘栅场效应晶体管(IGFET)150b。IGFET 150a和150b仅仅是器件20偏爱的少数几种元件150的代表；但为了清晰，其它的元件未示出。
间隔132和134的尺寸最好定为横向尺寸沿L轴延伸超过间隔32和34所占据的横向距离，致使间隔132和134覆盖分布区段52a和54a，并至少部分地覆盖分布区段42a和44a。间隔132和134最好也各包括位于从其延伸的相应的元件36的顶表面136a下面的向下向着衬底22倾斜的表面部分。但在本发明的其它实施例中，如本技术领域熟练人员想到的那样，可以采用不同的间隔形状和/或尺寸。间隔132和134最好用常规方法由电介质材料制成。在更佳的实施例中，间隔132和134各借助于以结合间隔32和34的更佳实施例所述的方式，对淀积在器件20上的满铺TEOS进行等离子体腐蚀而制成。在变通实施例中，如本技术领域熟练人员想到的那样，可以采用间隔132和134的其它的组分和制作方法。
IGFET 150a和150b的临界尺寸最好小于或等于大约0.2微米。对于临界尺寸小于或等于大约0.2微米的IGFET 150a和150b，结62和64的最大总深度D3最好小于或等于大约1500埃。用同一个RTA对掺杂衬底区42和44以及掺杂衬底区52和54进行的同时激活和分布，由于减少了热循环次数，很可能加深了结62和64，故对于达到此目的是有用的。尽管如此，应该理解，在本发明的其它实施例中，不同的最大结厚度可能是可取的和/或可以采用不同的热循环或退火步骤。
在图6的步骤100f中，硅化物接触区的制作开始于淀积金属层140。层140接触到结62和64上的衬底22的暴露区以及元件36的顶表面136a。层140最好包括钨(W)、钛(Ti)、钴(Co)、镍(Ni)、钽(Ta)、或铂(Pt)。层140与衬底22和元件36的硅进行反应，相应地形成硅化物膜。在一个最佳实施例中，层140由溅射淀积方法涂敷在器件20上的厚度在大约200-400埃之间的钛组成。接着，借助于将器件20加热到大约700℃停留30秒钟而执行第一RTA，产生中间硅化物C49-TiSi2晶体结构，其中层140接触到硅。此第一RTA最好在氮气(N2)环境中对器件20执行。在第一RTA之后，用湿法腐蚀方法剥离层140的任何未反应的金属。为了提供比较低的薄片电阻，可以执行第二RTA，以便将硅化物晶体结构转变成C54-TiSi2相。此第二RTA最好在低于或等于大约850℃的温度下执行大约30秒钟。在其它实施例中，如本技术领域熟练人员想到的那样，可以采用层140的不同的组分和相应的不同的硅化过程。
参照图7的步骤100g，示出了剥离层140的未反应的部分之后的硅化物衬底接触区162和164以及硅化物栅接触区136。应该理解的是，在用来提供结62和64的较高温度的RTA之后，发生了与硅化物制作有关的热循环。在通常不明显加深大多数普通衬底/掺杂剂材料的结62和64的比较低的温度下，也发生硅化的热循环。而且，比之某些常规工艺，结62和64的制作通常涉及到更少的热循环；并在步骤100a和100c的掺杂过程之间不需要RTA。尽管如此，如本技术领域熟练人员想到的那样，在本发明的其它实施例中，可以采用一个或多个额外的热循环，并可以是倾向于在衬底22中重新分布掺杂剂的类型的热循环。
比间隔32和34更宽的间隔132和134的尺寸的确定，提供了衬底22的源/漏区与元件36栅电极表面之间的更长的距离，倾向于减少作为硅化工艺副作用的在栅元件36与相应的源/漏区之间的低阻漏电路径的不需要的形成。实际上，在图7中，间隔132和134被变通地表示为遮挡或掩蔽元件141。
而且，利用更宽的间隔，由于沿间隔132和134的边沿的掺杂浓度比较高，故可以降低硅化物接触区与硅化物衬底之间的界面电阻。相反，对于使用间隔来确定LDD衬底区与掺杂更重的源/漏衬底区之间的边界的常规工艺，紧邻间隔边沿下方的载流子浓度比较低，通常导致比较高的界面电阻。在其它实施例中，除了用于不同器件的其它掺杂过程，可以使用本发明的掺杂过程。而且，覆盖重掺杂区的比较宽的间隔的应用，可以与或不与本发明的降低的RTA掺杂过程一起被采用。本发明的间隔132和134最好沿L轴在重掺杂的源/漏分布区段62a和64a上至少延伸大约50埃。但在其它的实施例中，应该理解，可以想象沿L轴的尺寸不同或形状不同的间隔132和134。实际上，在变通实施例中，可以制作没有覆盖源/漏区的并仅仅可以部分地延伸在源/漏扩展区上的间隔132和134。实际上，在一个变通形式中，不存在间隔132和134，且不执行结合步骤100f和100g所述的硅化工艺。
在步骤100g之后，可以进一步加工器件20。在一个实施例中，可以制造一个或多个金属化层，以便经由硅化物接触区136、162、164或用其它方法选择性地接触和互连元件150；并可以建立外部接触焊点，用于对其它器件的电互连。器件20可以是半导体晶片的一部分，此晶片在执行诸如步骤100a-100g之类的选定的制造操作之后，被分割成大量分立的集成电路芯片。在制作电互连之后，可以进行封装，包括用任何合适的已经建立的接触焊点，制作诸如金属丝键合之类的外部电互连。
应该理解的是，器件20被示于局部图中，仅仅示出了几个有代表性的集成电路元件150，亦即IGFET 150a和150b。其它的实施例可以具有比所示更多数量和种类的集成电路元件。本发明的原理可以被用来提供“n”型晶体管(有时称为NMOS晶体管)、“p”型晶体管(有时称为PMOS晶体管)、或二者，包括使二种类型成对以提供CMOS电路。同样，在本发明的其它实施例中，如本技术领域熟练人员想象的那样，可以额外地或变通地包括不同的有源或无源集成电路元件类型，诸如双极晶体管、专用的易失或非易失存储器单元、熔丝、电阻器、或电容器，这里仅仅列举了这几种。而且，如本技术领域熟练人员想象的那样，隔离结构24的不同的数目、安排、或间距，可以被用在其它的实施例中。在一个最佳实施例中，想象更多的隔离结构24被用来确定相应数目的沿衬底22的额外的有源元件区。其它类型的隔离结构也可以与本发明的那些混合或组合。在另一种不受限制的情况下，本发明的说法可以被应用于希望得到可靠的半导体浅结的任何器件。
应该指出的是，本发明公开的实施例的实现不局限于附图所指出的工艺流程。要理解的是，根据本发明的器件的制备可以被组合到本技术领域熟练人员所知的其它工艺流程中。而且，如本技术领域熟练人员想象的那样，本发明的工艺可以被改变、重新安排、替换、取消、重复、组合、或加入到其它的工艺中，而不超越本发明的构思。额外或变通地说，如本技术领域熟练人员想象的那样，这些工艺中的各种步骤、过程、方法、状态、和操作，可以被改变、重新安排、替换、取消、重复、或组合。
本说明书中所列的所有出版物、专利和专利申请此处都被列为参考，就象各个出版物、专利或专利中请被特别而分立地指出要列入参考并在此处整个列出。虽然在附图和上述描述中已经详细说明并描述了本发明，但这被认为是说明性的而非限制性的，要理解的是仅仅示出并描述了最佳实施例，且下列权利要求所定义的本发明的构思之内的所有改变、修正和等同都要求被保护。
权利要求
1.一种方法，它包含(a)提供具有从中延伸的晶体管栅元件的集成电路衬底，此元件具有相对的侧壁，它具有从一个所说侧壁延伸的第一间隔以及从另一个侧壁延伸的第二间隔；(b)对衬底的源区和漏区进行掺杂，在所述掺杂过程中，第一间隔掩蔽源区与元件之间的衬底第一区，而第二间隔掩蔽漏区与元件之间的衬底第二区；(c)在所述掺杂之后，清除第一间隔和第二间隔；(d)在所述清除之后，借助于对第一区和第二区进行掺杂，建立第一区中的第一源/漏延伸和第二区中的第二源/漏延伸；(e)在所述建立之后，对衬底进行加热，以便同时激活源区、漏区、第一区和第二区中的掺杂剂；(f)制作第一区上的第三间隔和第二区上的第四间隔；以及(g)在制作第三间隔和第四间隔之后，提供与元件、源区、漏区中的至少一个的硅化物接触。
2.权利要求1的方法，其中的源区、漏区、第一区、和第二区，都被掺杂成相同的导电类型。
3.权利要求2的方法，其中的源区和漏区被掺杂到第一最大深度，而第一源/漏延伸和第二源/漏延伸被掺杂到比第一最大深度小的第二最大深度。
4.权利要求2的方法，其中的源和漏被掺杂成掺杂剂浓度大于第一源/漏区和第二源/漏区。
5.权利要求1的方法，其中的元件属于临界尺寸小于大约0.20微米的隔离栅场效应晶体管。
6.权利要求1的方法，其中的第三间隔比第一间隔更宽，以便部分地覆盖源区，而第四间隔比第二间隔更宽，以便部分地覆盖漏区。
7.权利要求1的方法，其中衬底包括各对应于多个隔离栅场效应晶体管元件中的一个的、延伸离开具有相应的成对间隔的衬底的多个源区和漏区，在所述掺杂过程中，多个源区与漏区被掺杂到第一最大深度；所述清除包括清除各个隔离栅元件的成对的间隔以露出相应的成对区域，各个隔离栅元件的成对区域在所述建立过程中被掺杂到小于第一最大深度的第二最大深度；所述制作包括在所述加热之后提供各个隔离栅元件的成对的替换间隔；以及所述提供硅化物接触还包括提供多个硅化物接触。
8.一种方法，它包含(a)对集成电路衬底进行掺杂，以提供第一成对的掺杂衬底区，具有第一成对的间隔的晶体管栅元件从衬底延伸在第一掺杂区之间；(b)在制作第一掺杂区之后，清除第一间隔；(c)在所述清除之后，对衬底进行掺杂，以便提供各被掺杂成具有不同于第一掺杂区的分布特性的第二成对的掺杂衬底区，第二掺杂区沿衬底各被置于第一掺杂区与栅元件中相应的一个之间；(d)在制作第二掺杂区之后，制作栅元件周围的第二成对的间隔；以及(e)在所述制作之后，在第一掺杂区或栅元件中的至少一个上提供硅化物接触。
9.权利要求8的方法，还包含对衬底进行加热，以便同时激活第一掺杂区和第二掺杂区的掺杂剂，第一掺杂区与第二掺杂区的导电类型相同。
10.权利要求9的方法，其中的第二间隔各覆盖一个第二掺杂区并部分地延伸在相应的一个第一掺杂区上。
11.权利要求8的方法，其中的栅元件对应于场效应晶体管的隔离栅，衬底确定晶体管的第二掺杂区之间的沟道，第二掺杂区各对应于源/漏延伸，所述提供包括淀积一层金属与第一掺杂区和栅元件接触，并对衬底、栅元件和此层进行加热。
12.权利要求8的方法，还包含沿衬底确定多个有源区，各个区被衬底中的大量浅沟槽中的至少一个彼此电隔离，各个沟槽各被电绝缘材料至少部分填充；以及在各个有源区中确定多个隔离栅场效应晶体管中的至少一个。
13.权利要求8的方法，其中不同的分布特性包括不同于各个第一掺杂区的分布的最大掺杂剂浓度或最大掺杂剂深度中的至少一个。
14.一种方法，它包含(a)对集成电路衬底进行掺杂，以提供第一成对的掺杂衬底区，具有第一成对的间隔的晶体管栅元件从衬底延伸在第一掺杂区之间；(b)在制作第一掺杂区之后，清除第一间隔；(c)在所述清除之后，对衬底进行掺杂，以便提供各被掺杂成具有浅于第一掺杂区的分布的第二成对的掺杂衬底区，第二掺杂区沿衬底各被置于相应的一个第一掺杂区与栅元件之间；(d)在制作第二掺杂区之后，制作栅元件周围的第二成对的间隔；以及(e)在制作第二掺杂区之后，对衬底进行加热，以便激活第一掺杂区和第二掺杂区的掺杂剂。
15.权利要求14的方法，其中所述加热包括在至少大约950℃的温度下执行短于大约30秒钟的快速热退火。
16.权利要求14的方法，其中第一掺杂区的所述掺杂包括注入第一掺杂剂，而第二掺杂区的所述掺杂包括注入第二掺杂剂，第一掺杂剂和第二掺杂剂的导电类型相同。
17.权利要求14的方法，其中第一掺杂区被掺杂成具有比第二掺杂区更高的掺杂剂浓度。
18.权利要求14的方法，其中的第二间隔各覆盖一个第二掺杂区并部分地延伸在相应的一个第一掺杂区上。
19.权利要求14的方法，其中的栅元件对应于场效应晶体管的隔离栅，衬底确定晶体管的第二掺杂区之间的沟道，而第一掺杂区各对应于晶体管的源或漏。
20.权利要求19的方法，还包含沿衬底确定多个有源区，各个区各被衬底中的大量浅沟槽中的至少一个彼此电隔离，各个沟槽各被电绝缘材料至少部分填充；以及在各个有源区中确定多个隔离栅场效应晶体管中的至少一个。
21.一种方法，它包含(a)对集成电路衬底的源区和漏区执行第一掺杂剂注入，晶体管栅元件从衬底延伸在源区与漏区之间，第一成对的间隔约束栅元件，一个第一间隔在第一注入过程中掩蔽源区与栅元件之间的第一区，而另一个第一间隔在第一注入过程中掩蔽漏区与栅元件之间的第二区，第一间隔各由原硅酸四乙酯(TEOS)制成；(b)在执行第一注入之后，腐蚀掉第一间隔；(c)在所述腐蚀之后，执行第二掺杂剂注入，以便用导电类型与注入在源区和漏区中掺杂剂相同的掺杂剂，对第一和第二区进行掺杂，所述执行确定了第一区中的第一源/漏延伸和第二区中的第二源/漏延伸；以及(d)制作栅元件周围的第二成对的间隔。
22.权利要求21的方法，还包含在所述执行第一掺杂剂注入之前，在衬底和栅元件上淀积TEOS层，以及对此层进行等离子体腐蚀以形成第一间隔。
23.权利要求21的方法，其中所述腐蚀用大约100份H2O与大约1份HF的混合物来执行。
24.权利要求21的方法，其中的衬底确定大量各至少部分地被绝缘材料填充的暴露于所述腐蚀的沟槽，且所述腐蚀清除第一间隔比清除绝缘材料更快；而且还包含确定沟槽之间沿衬底的多个有源区，以及确定各个有源区中的多个隔离栅场效应晶体管中的至少一个。
25.权利要求21的方法，其中在所述制作第二间隔之后，第二间隔各包括位于栅元件的暴露的硅表面下面的向下倾斜的区段。
26.权利要求21的方法，其中的第一掺杂剂注入具有第一最大深度，而第二掺杂剂注入具有小于第一最大深度的第二最大深度。
27.权利要求26的方法，还包含在所述制作之后，在源区、漏区、或栅元件中的至少一个上提供硅化物接触。
28.一种方法，它包含(a)提供具有从中延伸的晶体管栅元件的集成电路衬底，此栅元件被第一成对的间隔约束；(b)对衬底进行掺杂，以便提供第一成对的掺杂衬底区，栅元件和第一间隔被置于第一掺杂区之间；(c)在制作第一掺杂区之后，清除第一间隔；(d)在所述清除之后，对衬底进行掺杂，以便提供第二成对的掺杂衬底区，此第二掺杂区沿衬底各被置于相应的一个第一掺杂区与栅元件之间；以及(e)制作各沿衬底从相应的一个第二掺杂区上的栅元件的侧壁延伸的第二成对的间隔，在所述制作之后，此第二间隔各包括位于栅元件表面下面的向下倾斜的表面；第二间隔各比相应的第一间隔更宽，以便至少部分地延伸在对应的一个第一掺杂区上。
29.权利要求28的方法，其中所述制作包括在提供第二掺杂区之后，在衬底和栅元件上提供绝缘层，以及对此层进行等离子体腐蚀以形成第二成对的间隔。
30.权利要求28的方法，其中的第二间隔各包括确定倾斜表面的圆形肩部。
31.权利要求28的方法，其中的第一掺杂区具有第一最大深度，而第二掺杂区具有小于第一最大深度的第二最大深度。
32.权利要求31的方法，其中的第二间隔由绝缘材料制成，还包含在所述制作之后，在重掺杂的区域或栅元件中的至少一个上提供硅化物接触。
33.权利要求31的方法，还包含用原硅酸四乙酯制作第一间隔。
34.权利要求28的方法，其中的第一掺杂区和第二掺杂区借助于注入导电类型相同的掺杂剂而被掺杂。
全文摘要
集成电路衬底(22)被提供成具有带相反的侧壁的晶体管栅元件(36)。第一间隔(32)从一个侧壁延伸，而第二间隔(34)从另一个侧壁延伸。利用第一和第二间隔(32，34)相应地掩蔽衬底(22)的第一和第二区，对衬底(22)的源/漏区进行掺杂。在掺杂之后，清除第一和第二间隔(32，34)，从而暴露第一和第二区。然后对暴露的第一和第二区进行掺杂。在这一第二掺杂步骤之后，对衬底(22)进行加热，以便激活掺杂剂。在第一区上制作第三间隔，然后在第二区上制作第四间隔。建立硅化物接触。
文档编号H01L21/336GK1529907SQ00800750
公开日2004年9月15日 申请日期2000年5月3日 优先权日1999年5月3日
发明者X·-W·林, X -W 林 申请人:皇家菲利浦电子有限公司