专利名称：一种单层多晶硅可电擦除可编程只读存储器的制作方法
技术领域：
本发明涉及一种半导体存储装置及其操作方法，特别涉及一种单层多晶硅(single-poly)可电擦除可编程只读存储器(Electrically ErasableProgrammable Read Only Memory，以下简称为EEPROM)，其具有耗电低、写入/擦除效率高、可重复写入以及密度高等诸多优点。本发明的单层多晶硅EEPROM特别可兼容于标准CMOS工艺。此外，本发明的单层多晶硅EEPROM利用沟道热电子注入(channel hot electron injection，CHEI)机制进行写入操作，而具有一擦除栅极(erase gate)，可利用边缘福乐诺汉(edge FN)机制进行快速擦除操作。
背景技术：
EEPROM或快闪EEPROM(flash EEPROM)属于非易失性存储器，其具有切断电源仍能保有存储器内容的优点，以及具有可重复读入数据的功能，加上传输快速，所以应用层面非常广泛。在许多的资讯、通讯及消费性电子产品中均已将非易失性存储器当成必要元件。而随着小体积便携式电子产品例如个人数字助理(personal digital assistant，PDA)或移动电话的需求日益增加，同时包含有EEPROM及逻辑电路的嵌入式芯片(embedded chip)或系统整合芯片(system on a chip，SOC)的需求也随之增加。为此，EEPROM将来势必朝着CMOS工艺兼容、低耗电、高写入效率、低成本以及高密度的方向发展，才能符合日后产品的需求。
图1为现有EEPROM单元10的剖面示意图。如图1所示，现有EEPROM单元10包含有一NMOS结构28以及一PMOS结构30，两者藉由一绝缘场氧化层24隔开。NMOS结构28形成于一P型衬底12上，包含有一第一浮置栅(floating gate)32、一N+源极掺杂区14及一N+漏极掺杂区16。PMOS结构30形成于一N型离子阱18上，包含有一第二浮置栅34、一P+源极掺杂区20及一P+漏极掺杂区22。此外，在紧邻P+源极掺杂区20一侧注入有一重掺杂(heavily doped)N型沟道阻挡区(channel stop region)38，此N型沟道阻挡区38位于第二浮置栅34的下方。第一浮置栅极32及第二浮置栅极34并藉由一浮置栅导线36相连接，使第一浮置栅32及第二浮置栅34维持相同电位。当第一浮置栅32响应一控制栅电压而产生相对应的电位时，第二浮置栅34将由于浮置栅导线36的连接而具有与第一浮置栅32相同的电位，并藉以吸引经由P+源极掺杂区20及N型沟道阻挡区38的空乏区所产生的加速电子而将电子限制于第二浮置栅34中。
现有EEPROM单元10具有如下的缺点。首先，现有EEPROM单元10由一PMOS晶体管30及一NMOS晶体管28所构成，所占芯片单位面积较大；其次，现有EEPROM单元10需要额外的N型沟道阻挡区38；再者，现有EEPROM单元10须以浮置栅导线36将第一浮置栅32及第二浮置栅34电连接；此外，在NMOS结构28以及PMOS结构30之间需要有场氧化层24隔离。由上可知，现有EEPROM单元10消耗芯片面积过大，加上结构复杂，增加工艺成本及困难度。
发明内容
据此，本发明的主要目的在于提供一种高密度且低耗电的单层多晶硅EEPROM结构。
本发明的另一目的在于提供一种省电高密度单层多晶硅EEPROM结构及其操作方法，同时其制作方法可与传统CMOS工艺兼容。
在本发明的优选实施例中，公开了一种单层多晶硅可电擦除可编程只读存储器，包含有一第一PMOS晶体管及一第二PMOS晶体管串接该第一PMOS晶体管，其中该第一PMOS晶体管及该第二PMOS晶体管形成于一P型衬底的一N型阱上，该第一PMOS晶体管包含有一浮置栅、一第一P+漏极掺杂区及一第一P+源极掺杂区，该第二PMOS晶体管包含有一栅极以及一第二P+源极掺杂区，而该第一PMOS晶体管的该第一P+源极掺杂区同时用来作为该第二PMOS晶体管的一漏极；及一擦除栅极(erase gate)形成于该P型衬底中，并邻接该浮置栅。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
图1为现有EEPROM单元的剖面示意图；图2为根据本发明优选实施例的单层多晶硅EEPROM布局的部分上视图；图3A为图2中沿切线AA′的剖面放大示意图；图3B为图3A中EEPROM单元的对应电路图；图4表示写入“1”的操作实例示意图；图5为第二PMOS晶体管在不同的漏极对N型阱偏压条件下所获得的栅极电压对栅极电流图；以及图6为依据本发明第二实施例的单层多晶硅EEPROM布局的部分上视图。
附图中的附图标记说明如下10 EEPROM单元 12 P型衬底14 N+源极掺杂区 16 N+漏极掺杂区18 N型离子阱 20 P+源极掺杂区22 P+漏极掺杂区 24 场氧化层28 NMOS晶体管 30 PMOS晶体管32 第一浮置栅 34 第二浮置栅36 浮置栅导线 38 N型沟道阻挡区100a 单层多晶硅EEPROM单元100b EEPROM单元100c EEPROM单元101 第一PMOS晶体管102 第二PMOS晶体管110 N型阱 120 擦除栅极122 浮置栅124 栅极132 P+漏极掺杂区 134 P+掺杂区136 P+源极掺杂区 150a 接触插塞150b 接触插塞 150c 接触插塞160 接触插塞 162 介电层
170 位线 200 P型衬底122a 浮置栅氧化层 124a 栅氧化层具体实施方式
以下即借助图2至图5以及表一说明本发明的优选实施例。
首先请参阅图2，图2为依据本发明优选实施例的单层多晶硅EEPROM布局的部分上视图。如图2所示，在本发明的优选实施例中，单层多晶硅EEPROM单元100a包含有一第一PMOS晶体管101及一第二PMOS晶体管102串接于第一PMOS晶体管101。第一PMOS晶体管101及第二PMOS晶体管102形成于一P型衬底200的一N型阱110上(如虚线所示区域)。第一PMOS晶体管101包含有一浮置栅122、一P+漏极掺杂区132及一P+掺杂区134。第二PMOS晶体管102包含有一栅极124、一P+掺杂区以及一P+源极掺杂区136，而第一PMOS晶体管101的P+掺杂区134同时用来作为第二PMOS晶体管102的漏极。本发明的浮置栅122由单层多晶硅所形成，其上方并未，也不需要，形成有控制电极。P+漏极掺杂区132经由一接触插塞150a与一位线(图2中未显示)电连接，P+源极掺杂区136电连接一源极线(source line)142。在本发明的优选实施例中，源极线142为一P+掺杂区，与P+源极掺杂区136于同一离子注入步骤中形成。图2中另显示有一结构类似于EEPROM单元100a的EEPROM单元100b及一EEPROM单元100c，其中EEPROM单元100b具有一接触插塞150b与接触插塞150a电连接于同一条位线(图2中未显示)，而EEPROM单元100c具有一接触插塞150c电连接于相邻的另一位线(图2中未显示)。
仍然参阅图2，本发明的单层多晶硅EEPROM单元100另包含有一擦除栅极(erase gate)120形成于P型衬底200中，并邻接浮置栅122。在本发明的优选实施例中，擦除栅极120为一N+掺杂区。擦除栅极120经由一接触插塞160外接一擦除栅极电压(erase gate voltage，VEG)。本发明单层多晶硅EEPROM单元100的擦除操作利用擦除栅极120与浮置栅122之间的edgeFN效应来进行，其详细的操作程序在以下说明。需注意的是，在本发明的优选实施例中，擦除栅极120的注入在浮置栅122定义完成之后进行，因此，本质上在浮置栅122下方并不会有擦除栅极120与之重叠。若有，亦是由于擦除栅极120在注入后因为热工艺所产生轻微扩散所导致。此外，由于浮置栅122必须邻接擦除栅极120，因此浮置栅122需跨越N型阱110及P型衬底200，延伸至擦除栅极120。此外，在浮置栅122及栅极124之间并不需要有导线相连，来维持相同电位者。
请参阅图3A，图3A为图2中沿切线AA′的剖面放大示意图。如图3A所示，第一PMOS晶体管101串接于第二PMOS晶体管102。第一PMOS晶体管101包含有浮置栅122、P+漏极掺杂区132、P+源极掺杂区134及一浮置栅氧化层122a设于浮置栅122下方。第二PMOS晶体管102包含有栅极124、栅氧化层124a及P+源极掺杂区136，并经由P+源极掺杂区134与第一PMOS晶体管101串联。P+漏极掺杂区132经由接触插塞150与一位线170电连接，接触插塞150形成于一介电层162中，例如BPSG、PSG、二氧化硅或其它类似介电材料，而位线170形成于介电层160上。本发明的浮置栅氧化层122a及栅氧化层124a可与逻辑电路中的栅极氧化层厚度相同，抑或视需要而增加厚度。不论如何，本发明的EEPROM结构均可兼容于标准CMOS半导体工艺。
请参阅图3B及图3A，图3B为图3A中EEPROM单元的对应电路图。如图3B所示，操作时，第一PMOS晶体管101的P+源极掺杂区134施以一位线电压(bit line voltage，VBL)，浮置栅122不施以任何电压，亦即维持浮置状态。N型阱110施以一N型阱电压(N-Well voltage，VNW)。第二PMOS晶体管102在操作时当作一选择晶体管，其栅极124，或可称作选择栅极(select gate，SG)，施以一选择栅极电压(select gate voltage，VSG)或字线电压(word line voltage，VWL)，其P+源极掺杂区136施以一源极线电压(source linevoltage，VSL)。此外，P型衬底200则施以一P型阱电压(P-Well voltage，VPW)。
接着，根据表1所示，说明本发明EEPROM的操作方法。见表1第一列，当执行一编码或编程操作时(以写入数据“1”为例)，字线电压VWL为一低电平电压，例如输入VWL＝0V。位线电压VBL为一电平与字线电压VWL相同的电压，亦即VBL＝0V。未被选择的字线则施以一电平与源极线电压VSL相同的电压，亦即VWL(un-selected)＝5-7V。未被选择的位线则施以一电平与源极线电压VSL相同的电压，亦即VBL(un-selected)＝5-7V。浮置栅122保持浮置状态。源极线电压VSL为一高电平电压，例如输入VSL＝5-7V。N型阱电压VNW亦为一电平相对高于字线电压的电压，例如输入VNW＝5-7V。P型阱电压VPW为一电平与字线电压VWL相同的电压，亦即VPW＝0V。擦除栅极电压VEG为一电平字线电压VWL相同的电压，亦即VEG＝0V。见表1第二列，若以写入数据“0”为例，选择到与为选择到的位线电压VBL皆为一电平高于字线电压VWL的电压，例如输入VBL＝5-7V，其它条件同上。
请参阅图4，图4表示写入“1”的操作实例示意图。如图4所示，以下面的操作条件为例字线电压VWL＝0V，位线电压VBL＝0V，浮置栅122保持悬浮状态，源极线电压VSL＝5V，N型阱电压VNW＝5V，P型阱电压VPW＝0V，擦除栅极电压VEG＝0V。在上述的操作条件下，由于浮置栅122可藉由电容耦合效应获得一低电压，例如-1～-2V，而将浮置栅122下方的P型沟道打开，热电子即可经由打开的P型沟道，隧穿过浮置栅氧化层122a，并被俘获于浮置栅122中。请参阅图5，图5为第二PMOS晶体管102在不同的漏极对N型阱110偏压(Vd＝VBL-VNW)条件下所获得的栅极电压对栅极电流图。如图5所示，在偏压Vd为-5V条件下，浮置栅122藉由电容耦合效应获得约-1～-2V低电压，此时，第二PMOS晶体管102的沟道刚刚开启，而栅极电流已接近最大值。换句话说，在本发明的操作模式下，栅极电流对漏极电流的比值(Ig/Id)较大，因此在编程时可获得优选的效能。
见表1第三列，当执行一读取操作时，选择到的字线电压VWL为一低电平电压，例如输入电压为0V，未选择到的字线电压VWL为一较高电平电压，例如输入电压为3.3V。选择到的位线电压VBL为一低电平电压，例如输入电压为1.8V，未选择到的位线电压VBL同未选择到的字线电压VWL为一较高电平电压，例如输入电压为3.3V。源极线电压VSL、N型阱电压VNW及擦除栅极电压VEG皆同未选择到的字线电压VWL为一较高电平电压，例如输入电压为3.3V。P型阱电压VPW为一电平与选择到的字线电压VWL相同的电压，亦即VPW＝0V。
见表1第四列，当执行一擦除(Erase)操作时，字线电压VWL为一低电平电压，例如输入电压为0V。位线电压VBL为一低电平电压，例如输入电压为0V。源极线电压VSL、N型阱电压VNW及P型阱电压VPW为一低电平电压，例如输入电压为0～-5V。擦除栅极电压VEG则输入一高电平电压，例如输入电压为5-7V。
此外，本发明的另一特征在于擦除动作初期，由于浮置栅极中的电子致使位线的电压VBL藉由沟道传至整个沟道区，而使浮置栅极中的电子易于由擦除栅极擦除，而当擦除动作持续一段时间后，浮置栅极内的电子减少而沟道消失，擦除动作随之减缓，该存储元件即不再有大量电子被拉出，进而避免过度擦除(over-erase)现象。
图6显示本发明的第二优选实施例。如图6所示，本发明除了图2所示的阵列架构之外，亦可为图6所示的阵列架构。在此称图2所示的架构为架构I，而图6中的阵列架构为架构II。架构I适用于页面/区段(page/sector)的擦除动作，而架构II则适用于字节/字节(Byte/Byte)的擦除操作。相较于图6的架构II，可明显看出，架构I的擦除栅极N+区域)由四个浮置栅极共有，擦除栅极的走向为与位线平行，而架构II的擦除栅极则与两个浮置栅极共用，且此两个浮置栅极分属不同的位线，因此可以采用字节/字节(Byte-by-Byte)方式进行擦除。
据上所述，与现有技艺相比，本发明可以在低电压下操作，且由于本发明的独特设计使得第二PMOS晶体管在沟道刚刚开启时，栅极电流Ig已接近最大值，在本发明的操作模式下，栅极电流对漏极电流的比值(Ig/Id)较大，因此具有省电省能的优点，并在编程时可获得优选的效能，而节省编程的时间。此外，利用擦除栅极的设计，使得存储器可以有效地进行擦除操作。且，由于本发明运用两个PMOS晶体管串接，大幅减少芯片的使用面积，使得本发明可运用于高密度存储器领域。再者，本发明结构简单，可与传统的CMOS工艺兼容，更降低了制作成本。
以上所述仅为本发明的优选实施例，凡根据本发明权利要求所作的均等变化与修饰，皆应属本发明专利的涵盖范围。
表一
权利要求
1.一种单层多晶硅可电擦除可编程只读存储器，包含有一第一PMOS晶体管及一第二PMOS晶体管串接该第一PMOS晶体管，其中该第一PMOS晶体管及该第二PMOS晶体管形成于一P型衬底的一N型阱上，该第一PMOS晶体管包含有一浮置栅、一第一P+漏极掺杂区及一第一P+源极掺杂区，该第二PMOS晶体管包含有一栅极以及一第二P+源极掺杂区，而该第一PMOS晶体管的该第一P+源极掺杂区同时用来作为该第二PMOS晶体管的一漏极；以及一擦除栅极形成于该P型衬底中，并邻接该浮置栅。
2.如权利要求1所述的可电擦除可编程只读存储器，其中该擦除栅极是一N型掺杂区，形成于该浮置栅下方。
3.如权利要求2所述的可电擦除可编程只读存储器，其中该N型掺杂区与该浮置栅本质上并不重叠。
4.如权利要求2所述的可电擦除可编程只读存储器，其中该擦除栅极与该浮置栅之间设有一浮置栅氧化层。
5.如权利要求1所述的可电擦除可编程只读存储器，其中在一预定漏极偏压Vd下，该浮置栅可藉由一电容耦合效应获得一低电压，导致该第二PMOS晶体管的一P型沟道开启，而产生一接近最大值的栅极电流。
6.如权利要求5所述的可电擦除可编程只读存储器，其中该预定偏压约为-5V。
7.如权利要求1所述的可电擦除可编程只读存储器，其中该浮置栅上方未设置一控制栅极。
8.如权利要求1所述的可电擦除可编程只读存储器，其中当操作该可电擦除可编程只读存储器时，一预定的擦除栅极偏压与一预定的第一漏极掺杂区电压将可使该浮置栅的电子藉由隧穿方式自该擦除栅极拉出。
9.如权利要求8所述的可电擦除可编程只读存储器的操作，其可以使该可电擦除可编程只读存储器在擦除动作时避免过度擦除的现象发生。
10.如权利要求8所述的可电擦除可编程只读存储器的操作，其中该预定的擦除栅极偏压为正偏压，而该预定的第一漏极掺杂区电压为负偏压。
全文摘要
一种单层多晶硅可电擦除可编程只读存储器，包含有一第一PMOS晶体管及一第二PMOS晶体管串接该第一PMOS晶体管，其中该第一PMOS晶体管及该第二PMOS晶体管形成于一P型衬底的一N型阱上，该第一PMOS晶体管包含有一浮置栅、一第一P
文档编号H01L27/115GK1459869SQ0212038
公开日2003年12月3日 申请日期2002年5月24日 优先权日2002年5月24日
发明者徐清祥, 杨青松, 沈士杰 申请人:力旺电子股份有限公司