专利名称：半导体装置用衬底的制造方法及半导体装置用衬底的制作方法
技术领域：
本发明涉及半导体装置的制造方法及半导体装置。
另一方面，DRAM形成于SOI层上的情况下，由于SOI层的衬底浮动效应，在DRAM的存储单元用晶体管的Body区域累积电荷，会产生DRAM的预期漏泄而使得保持劣化与读出放大器电路中的双晶体管的临界值等的偏移。
为解决衬底浮动效应，有在元件区域内设置触点用以控制SOI层的电位的方法。
但是，为了在元件区域设置触点，必须增大DRAM的单元面积和读出放大器电路的面积，由此无法高度集成化。
因此，产生了形成设置SOI区域及非SOI区域的衬底(以下称部分SOI衬底)的方法。SOI区域设有形成于半导体衬底上形成的绝缘层上的半导体层，非SOI区域则设有半导体衬底上的不通过绝缘层形成的单晶体层。
在非SOI区域上形成的半导体装置不受衬底浮动效应的影响。因此，利用在SOI区域形成场效应晶体管，在非SOI区域形成DRAM，可以形成装备高速逻辑电路和不受衬底浮动效应影响的DRAM的系统LSI。
作为形成部分SOI衬底的方法，第1方法为SIMOX(Separation byImplantation of Silicon硅掺杂分离)法(参照特开平10-303385或Symposium on VLSI2000，VLSI2000论文集)，第2方法为绝缘膜形成了图案的硅衬底上贴附其他硅衬底的方法(参照特开平8-316431)，第3方法为将SOI衬底的SOI层和绝缘层(以下又称BOX(隐埋氧化层)层)部分蚀刻除去的方法(参照特开平7-106434、特开平11-238860或特开2000-91534)。
如果利用第1方法的SIMOX法，由于注入氧离子，SOI层的晶体或体(bulk)层的晶体中容易产生缺陷。如果利用第2方法，硅衬底之间存在贴合的区域。因此在硅衬底之间贴合的部分，结晶方位偏移产生结晶缺陷。如果利用第3方法，由于在SOI区域与非SOI区域的边界部产生段差(高低差)，在刻蚀(リソグラフイ)步骤中例如使焦点容差(フオ一カスマ一ジン)缩小等，给后续步骤带来不好的影响。
另外，如果采用第3方法，由于在SOI区域与非SOI区域的边界部存在段差，与第1方法及第2方法比较，SOI衬底的结晶缺陷少、品质较佳。
为了平坦利用第3方法而产生的SOI区域与非SOI区域之间的段差，产生了在非SOI区域形成外延层并进行研磨的方法(参照特开2000-243944)。
但是，如果采用这种方法，由于用RIE(Reactive Ion Etching，反应离子腐蚀)蚀刻BOX层，BOX层下面的硅衬底受到等离子体的损坏，产生结晶缺陷。
因此，希望不利用RIE，而用采用NH4F溶液等的化学反应进行的湿腐蚀，选择性的除去BOX层。但是使用溶液的湿腐蚀具有各向同性，BOX层被侧面蚀刻。
图6(A)及图6(B)为，依据以往的方法，将BOX层20湿腐蚀后得到的具有SOI区域与非SOI区域的部分SOI衬底的放大断面图。半导体衬底10上，BOX层20、SOI层30及掩膜层40按照BOX层20、SOI层30、掩膜层40的顺序形成。使用被形成图象的掩膜层40，将SOI层30用RIE法进行蚀刻。然后利用溶液选择性的将BOX层20湿腐蚀。
在半导体衬底10中，BOX层20及SOI层30残留的区域为SOI区域60，未残留BOX层20及SOI层30的区域为非SOI区域70。BOX层20或SOI层30的其中一个残留，另一个未残留的区域为边界区域80。
接着，在非SOI区域70中，半导体衬底10露出。从露出的半导体衬底10的表面开始生成单晶体层50。
若湿腐蚀BOX层20，BOX层20不仅沿面向半导体衬底10的衬底方向，而且沿与面向半导体衬底10的表面的方向垂直的横向被湿腐蚀。结果，在SOI层30的宽度为侧面蚀刻宽度的2倍以下的图案中，SOI层30有剥离的危险。而且，生成单晶体层50时，从SOI层30的侧面开始也生成单晶体。由于SOI层30位于比半导体衬底10的表面高的位置上，从SOI层30的侧面开始生成的单晶体较从半导体衬底10开始生成的单晶体生成得高。因此，边界区域80或其附近形成突起(bump)55(参照图6(A))。突起55附近的半导体装置用衬底的表面上，产生结晶缺陷。而且为了形成平坦的半导体装置用衬底，研磨突起55的研磨步骤是必要的。
另外，由于掩模层40在后续的步骤中被除去，若单晶体层50的平坦面与SOI层30的表面位于同一平面内，则衬底表面平坦。因此，图6(A)中将单晶体层50的平坦面与SOI层30的表面画在同一水平面上。
作为解决这些问题的方法，如图6(B)所示，SOI层30被蚀刻后，有将SOI层30的侧面用侧壁保护膜90包覆的方法。用该方法SOI层30剥离的危险的担忧减小。
但是，侧壁保护膜90在比BOX层20薄的情况下，蚀刻BOX层20时，SOI层30的内面露出。因此，依然从SOI层30的内面开始生成单晶体，边界区域80或其附近形成突起55。
另一方面，形成比BOX层20的膜厚厚的侧壁保护膜90，使制造成本增加，为形成侧壁保护膜90的处理过程困难是不希望的。
因此，本发明的目的在于，提供一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。
优选地，上述蚀刻步骤为，蚀刻从上述沟槽底面开始至上述半导体衬底的上述绝缘层的两阶段蚀刻步骤，即，分为蚀刻至少距上述沟槽底面比较近的部分的沟槽侧蚀刻，和蚀刻距上述半导体衬底比较近的部分的衬底侧蚀刻；上述保护部形成步骤是在上述沟槽侧蚀刻之前或上述衬底侧蚀刻之前执行。
优选地，上述沟槽侧蚀刻为各向异性的蚀刻，上述衬底侧蚀刻则为各向同性的蚀刻。
优选地，上述沟槽侧蚀刻及上述衬底侧蚀刻中，蚀刻均为各向同性的蚀刻，上述沟槽侧蚀刻中，上述半导体层下方存在的上述绝缘层沿上述沟槽的侧面方向被蚀刻；上述保护部形成步骤，在上述沟槽侧蚀刻之后、衬底侧蚀刻之后被执行；上述侧壁保护部，形成于上述沟槽的侧面和由上述沟槽侧蚀刻蚀刻的存在绝缘层的上述半导体层的下方。
优选地，上述各向同性的蚀刻是在液相中进行的湿腐蚀，上述各向异性的蚀刻是在汽相中进行的干腐蚀。
也可以，在上述沟槽形成步骤中，上述半导体层的蚀刻为各向同性的蚀刻，存在于上述掩模层下方的上述半导体层被沿上述沟槽的侧面方向蚀刻；在保护部形成步骤中，上述侧壁保护部被形成于，由上述沟槽形成步骤被蚀刻的存在上述半导体层的上述半导体层的下方；上述蚀刻步骤中，蚀刻为各向同性的蚀刻。
根据本发明的其他实施方式的半导体装置用衬底的制造方法，包括掩模层形成步骤，在借助电绝缘性的绝缘层与半导体衬底绝缘的半导体层上形成被形成图案的掩模层；沟槽形成步骤，依据上述掩模层的图案至少将上述半导体层各向同性蚀刻，将上述掩模层下存在的上述半导体层沿上述沟槽的侧面的方向蚀刻，形成向上述绝缘层贯通的沟槽；蚀刻步骤，将从上述沟槽底面开始至上述半导体衬底的上述绝缘层进行各向同性蚀刻，将存在于上述半导体层下的上述绝缘层沿上述沟槽的侧面方向进行蚀刻；从由于蚀刻上述绝缘层而露出的上述半导体衬底的表面开始生成单晶体层。
优选地，上述各向同性的蚀刻是在液相中进行的湿腐蚀。
根据本发明的实施方式的半导体装置用衬底，包括具有表面的半导体衬底；在上述表面上形成了电绝缘性的绝缘层及借助该绝缘层被绝缘的半导体层的绝缘区域；具有形成于上述表面上的单晶体层的非绝缘区域；及存在于上述绝缘区域与上述非绝缘区域的边界区域且至少包覆上述半导体层的侧面的侧壁保护部；存在于上述绝缘区域与非绝缘区域之间的边界区域的上述绝缘层的侧面比上述半导体层的侧面更处于上述非绝缘区域一侧。
优选地，上述侧壁保护部从上述半导体层的侧面开始的厚度比上述绝缘层从上述半导体衬底开始的厚度薄。
优选地，上述绝缘层的侧面内，上述半导体衬底附近的侧面比上述半导体层的侧壁更处于上述非绝缘区域一侧。
也可以是，上述绝缘层的侧面内，上述半导体层附近的侧面比上述半导体层的侧壁更处于上述绝缘区域一侧。
根据本发明的其他实施方式的半导体装置用衬底，包括具有表面的半导体衬底；具有在上述表面上形成了电绝缘性的第1绝缘层以及借助该第1绝缘层被绝缘的半导体层，进一步在该半导体层上形成的第2绝缘层的绝缘区域；具有形成于上述表面的单晶体层的非绝缘区域；存在于上述绝缘区域与上述非绝缘区域的边界的上述半导体层侧面以及上述第1绝缘层的侧面，比存在于上述绝缘区域与上述非绝缘区域的边界的上述第2绝缘层的侧面更处于上述绝缘区域一侧。
优选地，上述第1绝缘层的侧面比上述半导体层的侧面更处于上述绝缘区域一侧。
优选地，从上述半导体衬底的表面开始至上述半导体层的表面的距离h及上述半导体层的侧面与上述第2绝缘层的侧面之间的距离d，满足d/h≥0.75。
图2是根据本发明的第2实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
图3是根据本发明的第3实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
图4是根据本发明的第4实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
图5是根据本发明的第5实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
图6是根据利用以往的方法将BOX层20湿腐蚀得到的具有SOI区域及非SOI区域的部分SOI衬底的放大断面图。符号说明10、12半导体衬底20、22绝缘层30、32半导体层35、40、42掩模层50、52单晶体层54沟槽62绝缘区域72非绝缘区域82边界区域92保护层100、200、300、400、500 半导体装置用衬底
图1是将根据本发明的第1实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
参照图1(A)，在半导体衬底12的表面上形成电绝缘性的绝缘层22，借助绝缘层22形成与半导体衬底绝缘的半导体层32。即，SOI结构形成于半导体衬底12上。用市场上销售的SOI衬底也可以。
半导体层32上形成掩模层，被形成图案。本实施方式中，在半导体层32上形成氧化层35，在氧化层35上形成氮化层42。即，形成由2层构成的掩模层35、42。氧化层35减少氮化膜42对半导体层32的应力，保护半导体层32。
半导体衬底12及半导体层32，例如为硅衬底，绝缘层22及氧化层35，例如为硅氧化膜。氮化膜42，例如为硅氮化膜。在本实施方式中，绝缘层22的厚度大约为400nm或200nm，半导体层32的厚度大约为200nm。
接着，半导体层32依照被形成图案的掩膜层35、42进行蚀刻。由此，形成向绝缘层22贯通的沟槽54。沟槽54将借助半导体层32的蚀刻露出的绝缘层22的表面部作为底面，将借助半导体层32的蚀刻露出的半导体层的侧部作为侧面。
参照图1(B)，接着，将半导体层32氧化，在沟槽54的侧面形成氧化层37。然后，在半导体衬底12上堆积比绝缘层22的厚度薄的保护层92。本实施方式中，保护层92用LPCVD(Low Pressure Chemical VaporDeposition，低压化学汽相淀积)法进行堆积。氧化层37从保护层92保护半导体层32。在图1(B)中用虚线表示保护层92。由于将该保护层92沿半导体衬底12的表面方向进行蚀刻，侧壁保护部94残留于沟槽54的侧面。因此，侧壁保护部94包覆沟槽54的侧面。保护层92及侧壁保护部94，例如由氮化材料和氧化材料构成。本实施方式中侧壁保护部94由氮化材料构成。
侧壁保护部为氧化材料的情况下，蚀刻绝缘层22的同时被腐蚀。但是，由于绝缘层22的膜厚t足够薄，半导体层32不露出，而可以半导体衬底12的表面露出。
参照图1(C)，蚀刻存在于沟槽54的底面开始至半导体衬底12的绝缘层22。在本实施方式中，绝缘层22被两阶段蚀刻，即分为蚀刻距沟槽54底面比较近的部分的沟槽侧蚀刻与蚀刻距半导体衬底12比较近的部分的衬底侧蚀刻2个阶段。
首先，执行沟槽侧蚀刻。即，将从侧壁保护部92露出的绝缘层22的区域有选择性的用RIE等各向异性地蚀刻。因此，将绝缘层腐蚀直至图1(C)所示的虚线位置。由于绝缘层22残留于半导体衬底12上，半导体衬底12未受到由于RIE的等离子等的损坏。
然后，执行绝缘层22的衬底侧蚀刻。即，依据使用NH4F溶液等的湿腐蚀，腐蚀绝缘层直至露出半导体衬底12。由于湿腐蚀是将绝缘层22化学腐蚀，不会给半导体衬底12带来损伤。因此，半导体衬底12上的结晶缺陷比较少。
由于绝缘层22被各向异性腐蚀直至图1(C)的虚线位置，虽然残留的绝缘层22利用湿腐蚀进行各向同性腐蚀，沿与面向半导体衬底10的表面方向垂直的横向的侧面蚀刻的绝缘层22的宽度比以往的小。侧面蚀刻的绝缘层22的宽度，与从图1(C)的虚线至半导体衬底12的表面的距离，即，依赖于沟槽侧蚀刻之后残留的绝缘层22的残留膜厚度t。
因此，由于保护层92比绝缘层22薄，调整残留膜厚度t，可以使绝缘层22直至半导体层32下方不被侧面蚀刻。因此，半导体层32不露出。还有，残留膜厚度t比侧壁保护层94的半导体层32的侧面开始的厚度t’小。例如，残留膜厚度t大约为50nm，厚度t’大约为100nm。
参照图1(D)，借助从半导体衬底12的表面开始外延生成单晶体，沟槽54内部形成单晶体层52。本实施方式中，单晶体层52依据选择外延生成法形成。由于半导体衬底12的表面露出而半导体层32未露出，单晶体从半导体衬底12开始生成而不从半导体层32生成。
在此，半导体衬底12中，存在绝缘层22及半导体层32的区域为绝缘区域62，绝缘层22及半导体层32不存在且形成单晶体层52的区域为非绝缘区域72。形成侧壁保护部94的区域，并且绝缘层22或半导体层32的一方残留而另一方未残留的区域为边界区域82。在各个附图中，绝缘区域62、非绝缘区域72及边界区域82分别用虚线加以区别。
由于单晶体从半导体衬底12开始生成而不从半导体层32开始生成，边界区域82或其附近不形成突起。因此，边界区域82或其附近的单晶体层52的表面上不产生结晶缺陷。
在本实施方式中，由于掩模层35及42在后续的步骤中被除去，使单晶体层52的表面与半导体层32的表面为同一平面那样形成单晶体层52。因此，除去掩模层35及42后，使半导体装置用衬底100的衬底面98平坦。由此形成具有平坦的衬底面98的半导体装置用衬底100。
由于侧壁保护部94由氮化材料形成，掩模层35及42利用恢化(アツシング)等除去时，侧壁保护部94也被除去直至半导体层32的表面。因此，从绝缘区域62开始通过边界区域82至非绝缘区域72形成平坦的衬底面98。由此形成半导体装置用衬底200。
半导体装置用衬底100，包括半导体衬底12；在半导体衬底12表面上形成电绝缘性的绝缘层22与借助绝缘层22被绝缘的半导体层32的绝缘区域62；具有形成于半导体衬底12表面上的单晶体层52的非绝缘区域72；以及存在于绝缘区域62及非绝缘区域72的边界区域82、且至少包覆半导体层32的侧面的侧壁保护部94。
在绝缘区域62与非绝缘区域的边界区域82存在的绝缘层22的侧面，比半导体层32的侧面更靠近非绝缘区域72一侧。
半导体装置用衬底100的绝缘区域62及非绝缘区域72中可以分别形成适合各自特性的半导体元件。
图2是根据本发明的第2实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
参照图2(A)，首先，与图1(A)同样，半导体衬底12上形成绝缘层22、半导体层32及掩模层35、42。
将半导体层32与绝缘层22的一部分，按照被形成图案的掩模层35、42利用RIE进行各向异性蚀刻。即，形成沟槽54的同时，进行绝缘层22的沟槽侧蚀刻。因此，形成贯通到绝缘层22的沟槽54。沟槽54，将借助半导体层32的蚀刻露出的绝缘层22的部分作为底面，将借助半导体层32的蚀刻露出的半导体层32及绝缘层22的侧部作为侧面。
参照图2(B)，与第1实施方式同样，侧壁保护部94形成于沟槽54的侧面。但是，与第1实施方式不同的是，由于沟槽54的侧面由半导体层32及绝缘层22的侧部构成，侧壁保护部94不止包覆半导体层32的侧部，也包覆绝缘层22的侧部。
参照图2(C)，湿腐蚀从沟槽54的底面开始至半导体衬底12的残留的绝缘层22。即，在本实施方式中，绝缘层22的沟槽侧蚀刻是在进行衬底侧蚀刻，形成侧壁保护部94之后进行的。
进行沟槽侧蚀刻时，绝缘层22内的沟槽54的一部分，利用沟槽侧蚀刻被完全腐蚀。然后，对绝缘层22内的半导体衬底12的较近处残留的部分利用衬底侧蚀刻，进行各向同性蚀刻。如此，由于保护层92(参照图1(B))比绝缘层薄，调整绝缘层22的残留膜厚度t，绝缘层22可以不被侧面蚀刻到半导体层32的下方。
在本实施方式中，可以使残留膜厚度t可以比从半导体层32侧面开始的侧壁保护层94的厚度t’小。即，在衬底侧蚀刻中，半导体装置用衬底200，具有只是残留膜厚度t与厚度t’之差的横向的容差(マ一ジン)。因此，衬底侧蚀刻后半导体层32未露出。
另外，半导体装置用衬底200在进行沟槽侧蚀刻时，具有只是已经被蚀刻的绝缘层22的厚度一部分的纵向的容差。因此，在衬底侧蚀刻中，即使继续进行蚀刻，半导体层32也不会露出。
图2(E)是在衬底侧蚀刻中，超过侧壁保护层94的厚度t’进行过度腐蚀时的用虚线圆表示的部分的放大图。根据图2(E)，纵向的容差用t”表示。厚度t”与沟槽侧蚀刻时被蚀刻后的绝缘层22的厚度相等。在衬底侧蚀刻中，即使过芳腐蚀侧壁保护层94的厚度t’以上，半导体层32也不露出。
因此，在本实施方式中，衬底侧蚀刻可以将绝缘层22只进行t’与t”之和厚度的程度的蚀刻。即，考虑横向的容差及纵向容差两方面的情况下，全部容差为t’与t”之和。
在本实施方式中，由于湿腐蚀绝缘层22直至半导体衬底12露出，半导体衬底12上不易产生结晶缺陷。
参照图2(D)，通过从半导体衬底12表面开始外延生成单晶体层52，在沟槽54内部形成单晶体层52。
与第1实施方式同样，由于半导体衬底12的表面露出而半导体层32不露出，单晶体层52从半导体衬底12外延生成，而不从半导体层32生成。
因此，边界区域82或其附近不形成突起。则边界区域82或其附近的单晶体层52的表面上不产生结晶缺陷。另外，在本实施方式中，由于掩膜层35及42在后续的步骤中被除去，使单晶体层52的表面与半导体层32的表面为同一平面那样形成单晶体层52。因此，除去掩模层35及42后，半导体装置用衬底100的衬底面98变得平坦。由此形成具有平坦的衬底面98的半导体装置用衬底100。
由于侧壁保护部94由氮化材料形成，掩模层35及42利用恢化等除去时，侧壁保护部94也被除去直至半导体层32的表面。因此，从绝缘区域62开始通过边界区域82至非绝缘区域72形成平坦的衬底面98。由此形成半导体装置用衬底200。
绝缘层22的侧面中，半导体衬底12的附近的侧面比半导体层32的侧壁更靠近非绝缘区域72那样形成半导体装置用衬底200。
还有，在图2(D)中，根据生成单晶体层52的条件，有时侧壁保护部94与绝缘层22的边界的边缘u处出现空间。
图3是根据本发明的第3实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
参照图3(A)，首先，与图1(A)同样，在半导体衬底12上形成绝缘层22、半导体层32及掩模层35、42。
接着，按照被形成图案的掩模层35、42，利用RIE各向异性蚀刻半导体层32。形成向绝缘层22贯通的沟槽54。沟槽54，将由于半导体层32的蚀刻露出的绝缘层22的表面部分作为底面，将由于半导体层32的蚀刻露出的半导体层32的侧部作为侧面。
然后，绝缘层22的沟槽54侧的一部分被湿腐蚀。即，进行绝缘层22的沟槽侧蚀刻。由于绝缘层22利用湿腐蚀被各向同性蚀刻，半导体层32下方存在的绝缘层22被沿沟槽54的侧面方向，即与面向半导体衬底12的方向垂直的横向蚀刻。由此，半导体层32的侧部及底部露出。
参照图3(B)，与第1实施方式同样，侧壁保护部94形成于沟槽54的侧面。但是，侧壁保护部94不仅形成于半导体层32的侧部，也形成于被侧面蚀刻的绝缘层22所存在的半导体层32的下方。因此，即使保护层92堆积得比绝缘层22薄，由于侧壁保护层94的从绝缘层22开始的厚度t’比绝缘层22的残留膜厚度t厚，接着进行衬底侧蚀刻后，半导体层32也不会露出。
参照图3(C)，从沟槽54的底面开始至半导体衬底12存在的绝缘层22被湿腐蚀。即，本实施方式中，绝缘层22的衬底侧蚀刻是在进行沟槽侧蚀刻，形成侧壁保护部94之后进行的。
与第2实施方式同样，进行沟槽侧蚀刻时，绝缘层22内沟槽54侧的一部分，已经被腐蚀。因此，在衬底侧蚀刻中，距绝缘层22的内半导体衬底12的较近处残留的部分，利用衬底侧蚀刻，被各向同性蚀刻。如此，如上所述，虽然保护层92堆积得比绝缘层薄，通过调整残留的绝缘层22的膜厚度t，绝缘层22可以不被侧面蚀刻到半导体层32的下方。因此，半导体层32不露出。还有，残留膜厚度t比侧壁保护层94的从绝缘层22侧面开始的厚度t’小。
另外，与图2(E)同样，也可以考虑纵向的容差。由此，在衬底侧蚀刻中，绝缘层22即使进行厚度t’以上的侧面蚀刻，半导体层32也不露出。
一般来说，不能明确地特定何种程度的残留膜厚度t的绝缘层22，保护半导体衬底12免受由RIE的等离子造成的损伤。
但是，如果采用本实施方式，沟槽侧蚀刻及衬底侧蚀刻均为各向同性蚀刻。因此，因为绝缘层22没有利用RIE被蚀刻，借助沟槽侧蚀刻没有半导体衬底12通过绝缘层22受到损坏的可能性，半导体衬底12上也就不容易产生结晶缺陷。
参照图3(D)，借助从半导体衬底12的表面开始外延生成单晶体层52，沟槽54内部形成单晶体层52。
与第1实施方式同样，因为半导体衬底12的表面露出而半导体层32不露出，单晶体层52从半导体衬底12开始外延生成，而不从半导体层32开始生成。
因此，边界区域82或其附近不形成突起，也不产生结晶缺陷。
而且，在本实施方式中，由于掩膜层35及42在后续的步骤中被除去，所以使单晶体层52的表面与半导体层32的表面为同一平面那样形成单晶体层52。因此，除去掩模层35及42后，使半导体装置用衬底100的衬底面98平坦。由此形成具有平坦的衬底面98的半导体装置用衬底100。
由于侧壁保护部94由氮化材料形成，掩模层35及42利用恢化等除去时，侧壁保护部94也被除去直至半导体层32的表面。因此，从绝缘区域62开始通过边界区域82至非绝缘区域72形成平坦的衬底面98。由此形成半导体装置用衬底300。
半导体装置用衬底300，绝缘层22的侧面内半导体衬底12的附近的侧面比半导体层32的侧壁更靠近非绝缘区域72一侧，且绝缘层22的侧面内半导体层32附近的侧面比半导体层32的侧壁更靠近绝缘区域82一侧。
图4是根据本发明的第4实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
首先，与图1(A)同样，半导体衬底12上形成绝缘层22、半导体层32及掩模层35、42。
接着，参照图4(A)，按照被形成图案的掩模层35、42，各向异性蚀刻半导体层32，形成向绝缘层22贯通的沟槽54。由此，存在于掩膜层35、42下方的半导体层32沿沟槽54的侧面方向被侧面蚀刻。即，半导体层32沿与面向半导体衬底12表面的方向垂直的横向，侧面蚀刻半导体层32。
参照图4(B)，与第1实施方式同样，侧壁保护部94形成于沟槽54的侧面。侧壁保护部94进入掩膜层35、42的下方，包覆半导体层32的侧部。由此，为形成侧壁保护部94，尽管堆积的保护层92(参照图1(B))的膜厚比绝缘层22的膜厚薄，沟槽54的侧面开始的侧壁保护部94的横向厚度比绝缘层22的膜厚厚。
参照图4(C)，将从沟槽54的底面开始至半导体衬底12存在的绝缘层22湿腐蚀。在本实施方式中，与第1至第3实施方式不同的是，绝缘层22利用1次的湿腐蚀被蚀刻。因为从沟槽54的侧面开始的侧壁保护部94的横向厚度t’比绝缘层22的膜厚t厚，原因即使绝缘层22被侧面蚀刻，半导体层32也不露出。
在本实施方式中，采用图4(A)所示的蚀刻，绝缘层22并未被蚀刻。但是，也可以如图4(E)所示，蚀刻绝缘层22的一部分。因此，绝缘层22被侧面蚀刻，半导体层32底面的一部分露出，在图4(B)中侧壁保护部94包覆半导体层32底面的那一部分。与图2(E)所示的方式相同，不只考虑横向的容差，也考虑纵向的容差，在图4(C)中绝缘层22的蚀刻可以进行处理。即，可以设计为即使绝缘层22被侧面蚀刻厚度t’以上，半导体层32不露出。
参照图4(D)，通过从半导体衬底12表面开始外延生成单晶体层52，沟槽54内部也形成单晶体层52。
与第1实施方式相同，由于半导体衬底12的表面露出而半导体层32不露出，单晶体层52从半导体衬底12开始外延生成，而不从半导体层32开始生成。
由此，边界区域82或其附近不能形成突起。因此，边界区域82或其附近的单晶体层52的表面上，不产生结晶缺陷。
另外，本实施方式中，因为掩膜层35及42在后续的步骤中被除去，所以使单晶体层52的表面与半导体层32的表面为同一平面那样形成单晶体层52。因此，除去掩模层35及42后，使半导体装置用衬底100的衬底面98平坦。由此形成具有平坦的衬底面98的半导体装置用衬底100。
因为侧壁保护部94由氮化材料形成，所以掩模层35及42利用恢化等除去时，侧壁保护部94也被除去直至半导体层32的表面。因此，从绝缘区域62开始通过边界区域82至非绝缘区域72形成平坦的衬底面98。由此形成半导体装置用衬底400。
在半导体装置用衬底400中，存在于绝缘区域62与非绝缘区域72的边界的半导体层12的侧面以及绝缘层22的侧面，都比存在于绝缘区域62与非绝缘区域72边界的掩膜层35、42的侧面更靠近绝缘区域62一侧。
图5是根据本发明的第5实施方式的半导体装置用衬底的制造方法按照步骤顺序表示的半导体装置用衬底的放大断面图。
图5(A)与图4(A)表示同样的状态。由此，存在于掩膜层35、42下方的半导体层32，沿沟槽54侧面的方向被侧面蚀刻。
图5(B)表示的是绝缘层22被蚀刻后的状态。本实施方式与其他实施方式不同的是，不形成侧壁保护部。而且，绝缘层22因为被湿腐蚀，所以沿与面向半导体衬底12的表面的方向垂直的横向被侧面蚀刻。
本实施方式中，半导体层32及绝缘层22均被湿腐蚀。因此，半导体层32的侧面及绝缘层22的侧面，都比存在于绝缘区域62与非绝缘区域72的边界的掩膜层35、42更处于绝缘区域62一侧。并且，绝缘层22在半导体层32之后被湿腐蚀。因此，绝缘层22的侧面比半导体层32的侧面更处于绝缘区域62一侧。由此，掩膜层35及42、半导体层32及绝缘层22形成倒台阶状。
从半导体衬底12的表面开始至半导体层32的表面的距离h以及半导体层32的侧面与掩膜层35或42的侧面之间的距离d，满足d/h≥0.75。下面将叙述其理由。
参照图5(D)，通过从半导体衬底12的表面与半导体层32的侧面开始外延生成单晶体，沟槽54内部形成单晶体层52。
一般来说，外延生成硅时，沿垂直于硅衬底的晶体面(100)的方向X生成硅晶体的生成速度，与沿垂直于硅衬底的晶体面(010)的方向Y生成硅晶体的生成速度的比为1∶0.75。
在本实施方式中，半导体衬底12的表面相当于晶体面(100)，半导体层32的侧面则相当于晶体面(010)。
虽然从半导体层32的侧面开始也生成晶体，但是从半导体层32的侧面开始生成的晶体，由于掩膜层35，被抑制了超过半导体层32的表面向沟槽54的外侧的生成。从半导体层32开始的晶体在超过半导体层32的表面生成时，半导体层32的侧面开始的晶体必须沿横向，即方向Y，生成距离d以上。
另外，从半导体衬底12的表面开始生成的晶体，比沿方向X生成晶体的速度大约要快1/0.75＝1.33倍。
因此，本实施方式中，由于距离h及距离d满足d/h≥0.75，从半导体层32开始生成的晶体生成超过半导体层32的表面之前，从半导体衬底12的表面开始生成的晶体超过半导体层32的表面。因此，非绝缘区域72形成的单晶体层52的表面52不产生突起，也不出现结晶缺陷。
另外，在本实施方式中，因为掩膜层35及42在后续的步骤中被除去，所以使单晶体层52的表面与半导体层32的表面为同一平面那样形成单晶体层52。因此，除去掩模层35及42后，使半导体装置用衬底100的衬底面98平坦。由此形成具有平坦的衬底面98的半导体装置用衬底100。因此，从绝缘区域62开始通过边界区域82至非绝缘区域72形成平坦的衬底面98。
因此，如果采用本实施方式，可以不设置侧壁保护层92，形成结晶缺陷少且平坦的半导体装置用衬底500。
以上虽然叙述了本发明的实施方式，但是这些实施方式中，侧壁保护部94的形状和材料以及绝缘层22的膜厚或残留膜厚度t，可以通过调整堆积步骤及蚀刻步骤任意进行变更。因此，绝缘层22在衬底侧蚀刻后，半导体层32不露出对于本领域专业务员来说是容易的，综上所述，此种实施方式具备本发明的效果，属于本发明的范围。
如果采用本发明的半导体装置用衬底的制造方法，可以提供表面晶体缺陷少，且具有在有SOI结构的区域与没有SOI结构的区域之间无段差的平坦的表面的半导体装置用衬底。
依据本发明的半导体装置用衬底，表面晶体上缺陷少，且具有在有SOI结构的区域与没有SOI结构的区域之间无段差的平坦的表面。
权利要求
1.一种半导体装置用衬底的制造方法，其特征在于，该方法包括掩模层形成步骤，在借助电绝缘性的绝缘层与半导体衬底绝缘的半导体层上形成被形成图像的掩模层；沟槽形成步骤，依据上述掩模层的图案至少将上述半导体层蚀刻，形成向上述绝缘层贯通的沟槽；保护部形成步骤，蚀刻在上述半导体衬底上堆积的比上述绝缘层的厚度薄的保护层，形成包覆上述沟槽侧面的侧壁保护部；蚀刻步骤，蚀刻从上述沟槽底面至上述半导体衬底的上述绝缘层；以及单晶体层形成步骤，从通过蚀刻上述绝缘层而露出的上述半导体衬底的表面开始生成单晶体层。
2.如权利要求1中所述的半导体装置用衬底的制造方法，其特征在于，上述蚀刻步骤为，蚀刻从上述沟槽底面至上述半导体衬底的上述绝缘层的两阶段蚀刻步骤，分为蚀刻至少距上述沟槽底面比较近的部分的沟槽侧蚀刻与蚀刻距上述半导体衬底比较近的部分的衬底侧蚀刻；上述保护部形成步骤是在上述沟槽侧蚀刻之前或上述衬底侧蚀刻之前执行。
3.如权利要求2中所述的半导体装置用衬底的制造方法，其特征在于，上述沟槽侧蚀刻为各向异性的蚀刻，上述衬底侧蚀刻则为各向同性的蚀刻。
4.如权利要求2中所述的半导体装置用衬底的制造方法，其特征在于，上述沟槽侧蚀刻及上述衬底侧蚀刻中的蚀刻均为各向同性的蚀刻，上述沟槽侧蚀刻中，上述半导体层下方存在的上述绝缘层沿上述沟槽的侧面方向被蚀刻；上述保护部形成步骤在上述沟槽侧蚀刻之后、上述衬底侧蚀刻之后被执行，上述侧壁保护部形成于上述沟槽的侧面与依据上述沟槽侧蚀刻被蚀刻的上述绝缘层存在的上述半导体层的下方。
5.如权利要求3或4中所述的半导体装置用衬底的制造方法，其特征在于，上述各向同性的蚀刻是在液相中进行的湿腐蚀，上述各向异性的蚀刻是在汽相中进行的干腐蚀。
6.如权利要求1中所述的半导体装置用衬底的制造方法，其特征在于，上述沟槽形成步骤中，上述半导体层的蚀刻为各向同性的蚀刻，存在上述掩模层下方的上述半导体层沿上述沟槽的侧面方向被蚀刻；上述在保护部形成步骤中，上述侧壁保护部形成于，依据上述沟槽形成步骤被蚀刻的上述半导体层所存在的上述半导体层的下方；上述蚀刻步骤中的蚀刻为各向同性的蚀刻也可以。
7.一种半导体装置用衬底的制造方法，其特征在于，该方法包括掩模层形成步骤，在借助电绝缘性的绝缘层与半导体衬底绝缘的半导体层上形成被形成图案的掩模层；沟槽形成步骤，依据上述掩模层的图案至少将上述半导体层各向同性蚀刻，沿上述沟槽的侧面的方向蚀刻上述掩模层的下面存在的上述半导体层，形成向上述绝缘层贯通的沟槽；蚀刻步骤，各向同性蚀刻从上述沟槽底面开始至上述半导体衬底的上述绝缘层，沿上述沟槽的侧面方向蚀刻存在于上述半导体层下的上述绝缘层；单晶体层形成步骤，从依据将上述绝缘层蚀刻而露出的上述半导体衬底的表面开始生成单晶体层。
8.如权利要求7中所述的半导体装置用衬底的制造方法，其特征在于，上述各向同性的蚀刻是在液相中进行的湿腐蚀。
9.一种半导体装置用衬底，其特征在于，包括具有表面的半导体衬底；在上述表面上形成了电绝缘性的绝缘层以及借助该绝缘层被绝缘的半导体层的绝缘区域；具有形成于上述表面的单晶体层的非绝缘区域；以及存在于上述绝缘区域与上述非绝缘区域的边界区域且至少包覆上述半导体层侧面的侧壁保护部；其中，存在于上述绝缘区域与上述非绝缘区域的边界区域的上述绝缘层的侧面比上述半导体层的侧面更处于上述非绝缘区域一侧。
10.如权利要求9中所述的半导体装置用衬底，其特征在于，上述侧壁保护部从上述半导体层的侧面开始的厚度比上述绝缘层从上述半导体衬底开始的厚度薄。
11.如权利要求9中所述的半导体装置用衬底，其特征在于，上述绝缘层的侧面内，上述半导体衬底附近的侧面比上述半导体层的侧壁更处于上述非绝缘区域一侧。
12.如权利要求10中所述的半导体装置用衬底，其特征在于，上述绝缘层的侧面内，上述半导体层附近的侧面比上述半导体层的侧壁更处于上述绝缘区域一侧。
13.一种半导体装置用衬底，其特征在于，其包括具有表面的半导体衬底；具有在上述表面上形成电绝缘性的第1绝缘层以及借助该第1绝缘层被绝缘的半导体层，进一步在该半导体层上形成的第2绝缘层的绝缘区域；以及具有形成于上述表面上的单晶体层的非绝缘区域；其中，存在于上述绝缘区域与非绝缘区域的边界区域的半导体层侧面以及上述第1绝缘层的侧面，都比存在于上述绝缘区域与非绝缘区域的边界区域的上述第2绝缘层的侧面更处于上述绝缘区域一侧。
14.如权利要求10中所述的半导体装置用衬底，其特征在于，上述第1绝缘层的侧面比上述半导体层的侧面更处于上述绝缘区域一侧。
15.如权利要求14中所述的半导体装置用衬底，其特征在于，从上述半导体衬底的表面开始至上述半导体层的表面的距离h以及上述半导体层的侧面与上述第2绝缘层的侧面之间的距离d，满足d/h≥0.75。
全文摘要
本发明提供了一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。该方法包括掩模层形成步骤，借助绝缘层22，在与半导体衬底12绝缘的半导体层上形成被形成图案的掩模层35、42；沟槽形成步骤，依据掩模层的图案蚀刻半导体层，形成向上述绝缘层贯通的沟槽54；保护部形成步骤，蚀刻比绝缘层的厚度薄的堆积于半导体衬底上的保护层，形成包覆沟槽侧面的侧壁保护部94；蚀刻步骤，从沟槽的底面开始到半导体衬底蚀刻绝缘层；以及单晶体层形成步骤，从通过绝缘层的蚀刻露出的半导体衬底的表面开始生成单晶体层52。
文档编号H01L21/302GK1411033SQ0214326
公开日2003年4月16日 申请日期2002年9月25日 优先权日2001年9月26日
发明者永野元, 山田敬, 佐藤力, 水岛一郎, 親松尚人 申请人:株式会社东芝