专利名称：半导体基板及其制造方法
技术领域：
本发明一般涉及一种半导体装置，特别是涉及一种具有铁电膜(ferroelectric film)的半导体装置。
所谓DRAM或SRAM等半导体存储装置在以计算机为代表的信息处理装置作为高速主存储装置而被广泛应用，这些都是易失性存储装置，而若关闭电源则会失去所存储的信息。对此，从以往开始就作为容纳程序和数据的大容量辅助存储装置而使用非易失性磁盘。
但是，磁盘装置具有大型且机械性能脆弱、消费电力也多、还有读取信息时的存取速度慢的缺点。对此，最近作为非易失性辅助存储装置而较多地使用将信息以电荷的形式存储在浮置栅电极的EEPROM或闪存器(flashmemory)。特别是，由于闪存器具有与DRAM同样的单元结构，故容易形成为高的集成密度，因此有望可作为与磁盘装置媲美的大容量存储装置。
另一方面，在EEPROM和闪存器中，由于信息的写入是通过借助隧道(tunnel)绝缘膜向浮置栅电极进行热电子注入来进行的，因此存在写入必然花费时间、且若反复进行信息的写入及删除则隧道绝缘膜会老化的问题。若隧道绝缘膜老化，则写入或删除动作变得不稳定。
对此，提出有一种以铁电膜的自发极化的方式存储信息的铁电存储装置(以下记载为FeRAM)。在这种FeRAM中，每个存储单元晶体管与DRAM的情况相同而由单一的MOSFET构成，而具有以PZT(Pb(Zr，Ti)O3)或PLZT(Pb(Zr，Ti，La)O3)，还有SBT(SrBi2Ta2O3)、SBTN(SrBi2(Ta、Nb)2O3)等铁电体取代存储单元电容器中的电介质膜的结构，而能够实现在高集成密度下的集成。另外，由于FeRAM通过施加电场来控制铁电电容器的自发极化，因此，具有写入速度与通过热电子注入来进行写入的EFPROM及闪存器相比快1000倍或其以上、且电功率消费被降低至1/10的有利特征。进而，由于没有必要使用隧道氧化膜，因此寿命也长，并能够确保闪存器的10万倍的写入次数。
背景技术：
图1表示以往的FeRAM20的结构。
如图1所示，FeRAM20形成在具有由场绝缘膜22划分的p型阱21A和n型阱21B的p型或n型的Si基板21上，并在上述p型阱21A上经由栅绝缘膜23A而形成有多晶硅金属硅化物(polycide)结构的栅电极24A。另外，在上述n型阱21B上经由栅绝缘膜23B而形成有多晶硅金属硅化物结构的栅电极24B。并且，在上述p型阱21A中的上述栅电极24A的两侧形成有n型扩散区域21a、21b，并在上述n型阱21B中的上述栅电极24B的两侧形成有p型扩散区域21c、21d。上述栅电极24A在有源区域(active zone)外延伸在场氧化膜22上，而构成FeRAM的字线(WL)的一部分。
各个上述栅电极24A、24B具有侧壁绝缘膜，并由厚度约为200nm的SiON覆盖膜25所覆盖，该覆盖膜25是通过CVD法以覆盖上述场绝缘膜22的方式形成在上述Si基板21上的膜。
上述覆盖膜25又被厚度约为1μm的SiO2层间绝缘膜26所覆盖，上述层间绝缘膜26是通过以TEOS气体为原料的CVD法来形成的膜，其表面通过CMP法实现了平坦化。
进而，在上述层间绝缘膜26的平坦表面上形成有采用依次层叠下部电极27、铁电电容器绝缘膜28和上部电极29的结构的铁电电容器，其中下部电极27采依次层叠厚度为10～30nm、优选为约20nm的Ti膜和厚度为100～300nm、优选为约175nm的Pt膜的结构；铁电电容器绝缘膜28是由厚度为100～300nm、优选为约240nm的PZT(Pb(Zr，Ti)O3)或PLZT((Pb，La)(Zr，Ti)O3)构成；上部电极29是由形成在上述铁电电容器绝缘膜28上的厚度为100～300nm、优选为约200nm的IrOx构成。上述Ti膜及Pt膜的典型制法是通过溅射法形成，另一方面，上述铁电电容器绝缘膜28的典型制法是在进行阴极溅镀之后，通过在725℃的氧气环境中进行20秒钟的急速热处理来实现结晶化。在上述铁电电容器绝缘膜28中优选添加Ca和Sr，而且，除了溅射法以外，还可以通过旋压法、溶胶-凝胶法(sol-gel method)、MOD(metal organic deposition)法、或MOCVD法来形成。另外，上述铁电电容器绝缘膜28除了可使用PZT或PLZT膜以外，还可以使用SBT(SrBi2(Ta，Nb)2O9)膜、BTO(Bi4Ti2O12)膜等。另外，也可以使用BST((Ba，Sr)TiO3)膜或STO(SiTiO3)膜等高电介质膜来代替上述铁电电容器绝缘膜28而形成DRAM。另外，构成上述上部电极29的IrOx膜的典型制法是通过溅射法来形成。另外，上述上部电极29也可以使用Pt膜或SRO(SrRuO3)膜而代替IrOx膜。
但是，这样形成的铁电电容器，若暴露在半导体工艺中的还原性环境中、特别是氢气中，则在上述铁电电容器绝缘膜28容易发生还原，从而其电气特性显著降低。因此，上述铁电电容器由封装层(Encap Layer)330A所覆盖，该封装层330A由通过常温下的溅射法来形成的厚度约为50nm的Al2O3构成，进而，上述封装层330A由通过溅射法以约20nm的厚度形成在上述层间绝缘膜26上的其它的Al2O3封装层330所覆盖。在这里，上述Al2O3封装层330作为防止氢气的进入的阻挡膜而发挥功能。
在上述封装层330上，通过以SiH4、或Si2F6、Si3F8、Si2F3Cl等聚硅烷化合物、或SiF4或TEOS为原料的CVD法、优选为等离子CVD法，形成有从上述上部电极29向上的厚度为约400nm的SiO2层间绝缘膜30，并且，在上述层间绝缘膜30中形成有分别露出上述上部电极29或下部电极27的接触孔30A、30B，以及延伸在上述层间绝缘膜26中、且分别露出上述扩散区域21a、21b、21c及21d的接触孔30C、30D、30E及30F。另外，在上述层间绝缘膜30中形成有露出形成在上述元件分离膜22上的字线图案WL的接触孔30G。
在图1所示的以往的FeRAM20中，在各个上述接触孔30A及30B中以直接接触到各个接触孔内壁面、且直接接触到所露出的上部电极29或下部电极27的表面的方式形成有由TiN等导电性氮化物构成的厚度约为50nm的贴紧膜31A或31B，并且，通过使用WF6、Ar及H2的混合气体的CVD法，而在上述接触孔30A中的上述TiN贴紧膜31A上形成有由钨(W)构成的导体插件32A，且在上述接触孔30B中的上述TiN贴紧膜31B上形成有由钨构成的导体插件32B。
另外，在上述FeRAM20中，同样在上述接触孔30C～30G各自的内壁面上形成有Ti/TiN贴紧层31C～31G，并在各个上述Ti/TiN贴紧层31C～31G上以填充各个接触孔的方式形成有钨插件32C～32G。
进而，在上述层间绝缘膜30上，分别对应于上述钨插件32A～32G而形成有由Al构成的配线图案33A～33F，并且，上述配线图案33A～33F由通过等离子CVD法形成的SiO2膜构成的另外的层间绝缘膜34所覆盖。与上述层间绝缘膜30同样，层间绝缘膜34可以将由SiH4、或Si2F6、Si3F8、Si2F3Cl等构成的聚硅烷化合物、或TEOS作为原料而形成。
进而，在上述层间绝缘膜34上通过等离子CVD法以100nm以上的厚度形成由SiO2构成的保护绝缘膜35。这样形成的保护绝缘膜35覆盖通过形成层间绝缘膜34之后的平坦化工序(CMP)而被露出的狭缝(空洞)。
进而，在上述保护绝缘膜35中分别形成有贯通上述层间绝缘膜34而露出上述配线图案33A及33F的接触孔35A、35B，并且，在上述接触孔35A、35B的内壁面上分别通过TiN贴紧层36A、36B而形成有钨插件37A、37B。
进而，在上述保护绝缘膜35上形成有与上述钨插件37A、37B相接触的由Al或Al合金构成的配线图案38A、38B。此时，覆盖上述接触孔35A、35B的内壁面的TiN贴紧膜36A、36B，延伸在上述配线图案38A或38B与上述保护绝缘膜35之间。
进而，上述配线图案38A、38B由与上述层间绝缘膜30或34同样地形成的层间绝缘膜39所覆盖，进而，被与上述保护绝缘膜35同样的保护绝缘膜40覆盖之后，在上述保护绝缘膜40上形成有包括位线(BL)图案的配线图案41A～41E。
图1中的FeRAM20是通过图2A～图2F所示的工序来制造。
如图2A所示，在形成上述扩散区域21a～21d而支撑上述多晶硅金属硅化物栅电极24A、24B的Si基板21上，通过以TEOS为原料的等离子CVD法而以覆盖上述栅电极24A、24B的方式形成有厚度约为1μm的SiO2层间绝缘膜26。进而，通过CMP法对上述层间绝缘膜26进行平坦化之后，依次分别以20nm及175nm的厚度层积Ti膜和Pt膜，并在其上通过溅射法来以240nm的厚度形成如前所述地优选添加有Ca和Sr的PLZT等铁电膜。这样形成的PLZT膜在725℃的氧气环境中，通过20秒钟的升温速度为125℃/秒的急速热处理工序来实现结晶化。
进而，在铁电膜被结晶化之后，在上述铁电膜上通过溅射法形成厚度为200nm的IrOx膜。
通过抗蚀剂工艺来在这样形成的IrOx上形成图案，而形成上述上部电极29。在进行了上述蚀刻处理之后，对上述铁电膜再次在650℃的氧气环境中进行60分钟的热处理，从而修补在IrOx膜的溅射工序及形成图案工序时产生在铁电膜中的缺陷。
接着，以包括上述上部电极29的方式形成抗蚀剂图案，并将该抗蚀剂图案为掩模而在上述铁电膜上形成图案，而形成上述铁电电容器绝缘膜28。在形成了上述铁电电容器绝缘膜28之后，进而通过在氮气环境中进行热处理，而对上述层间绝缘膜26进行脱水。
进而，以覆盖上述铁电电容器绝缘膜28及上部电极29的方式，在常温下将Al2O3膜阴极溅镀在上述Pt/Ti层上，从而形成从氢气(H2)保护上述铁电电容器绝缘膜28的封装层330A。在形成了上述封装层330A之后，在550℃的氧气环境中进行60分钟的热处理，而提高封装层330A的膜质量。
进而，在这样形成的封装层330A上形成抗蚀剂图案，并将该抗蚀剂图案作为掩模而在上述Pt/Ti层上形成图案，而形成下部电极27。
进而，除去在上述下部电极27上形成图案时所使用的抗蚀剂图案，并在350℃下进行30分钟的热处理，进而在上述层间绝缘膜26上阴极溅镀Al2O3膜，从而形成第二封装层330，以使封装层330覆盖其下面的封装层330A。
进而，在图2A的工序中，在形成了上述封装层330之后，在650℃的氧气环境中进行30分钟的热处理，而消除产生在铁电电容器绝缘膜28中的损伤。进而，在上述封装层330上，如前所述地，通过以SiH4、或Si2F6、Si3F8和Si2F3Cl等聚硅烷化合物、或SiF4为原料的等离子CVD法来形成厚度约为1200nm的层间绝缘膜30。上述层间绝缘膜30，也可以以TEOS为原料而形成。另外，除了可使用等离子CVD法之外，也可以使用热激发CVD法和激光激发CVD法。通过CMP法对形成后的上述层间绝缘膜30进行研墨，直到从上部电极29的表面所测定的厚度为约400nm为止，从而实现平坦化。
其次，在图2B的工序中，使用N2等离子或N2O等离子来进行对上述层间绝缘膜30的脱水处理之后，通过使用了CHF3及CF4和Ar的混合气体的抗蚀剂工艺，在上述层间绝缘膜30中形成贯通上述封装层330及330A而分别露出上述上部电极29及下部电极27的接触孔30A及30B。
进而，在图2B的工序中，对这样形成的结构，在550℃的氧气环境中进行60分钟的热处理，从而使伴随着接触孔30A及30B的形成而发生的铁电电容器绝缘膜28的膜质量老化得以恢复。
下面，在图2C的工序中，在图2B的结构上形成具有对应于接触孔30C～30F的开口部的抗蚀剂图案R，并将上述抗蚀剂图案R作为掩模而在上述层间绝缘膜30及26上形成图案，从而形成分别露出扩散区域21a～21d的接触孔30C～30F。由于图1所示的接触孔30G的形成较简单，故在图2C及以下的说明中省略对其的显示。
下面，在图2D工序中，除去上述抗蚀剂图案R，并进行了通过Ar等离子蚀刻的前处理后，在上述层间绝缘膜30上，通过溅射法形成厚度约为50nm的TiN膜31，以使上述TiN膜31连续覆盖在上述接触孔31A的内壁面及底面、以及上述接触孔31B的内壁面及底面。这样形成的TiN膜31与上述接触孔3lA的底面的上述上部电极29的露出部相接触，并与上述接触孔31B的底面的上述下部电极27的露出部相接触。另外，上述TiN膜31与接触孔30C～30F的所露出的扩散区域21a～21d相接触。
下面，在图2E的工序中，通过使用WF6和Ar及H2的CVD法，将钨层32堆积在图2D的结构中的上述TiN膜31上而填充各个上述接触孔30A～30F。
在图2E的工序中，虽然在钨层的CVD工序中使用H2，但在图2E的结构中，由于包括铁电膜28的铁电电容器整体被封装层330、330A及上述TiN膜31连续地覆盖，因此H2不会到达铁电膜28，从而能够避免由于还原而使铁电电容器的特性降低的问题。
下面，在图2F的工序中，通过CMP法研磨除去了上述层间绝缘膜30上的钨层32，其结果，由残留在接触孔30A～30F内的钨层部分来分别形成钨插件32A～32F。另外，进行了这种CMP工序的结果，上述TiN膜31也被平坦化，从而与各接触孔30A～30F相对应而形成TiN图案31A～31F。
在这样形成的钨插件32A～32F中，钨插件32A通过TiN图案31A与由IrOx构成的上部电极29接触，但由于TiN图案31A与IrOx等导电性氧化物不会起反应，所以不会使接触电阻增大。
进而，通过通常的工序而在图2F的结构上形成多层配线结构，从而能够得到图1的FeRAM20。
专利文献1 JP特开平11-219922号公报发明的公开在这样的FeRAM20中，由于上述下部电极27及铁电电容器绝缘膜28的典型制法是以200nm左右的厚度形成，另外上部电极29是以250nm左右的厚度形成，因此，铁电电容器在上述层间绝缘膜26上具有650nm左右的高度。因此，在图2A以前的工序中，用层间绝缘膜30来覆盖上述铁电电容器时，为了使层间绝缘膜30的表面尽可能地平坦，而将上述层间绝缘膜30形成为非常厚的、典型为2.6μm左右的厚度。
在这种情况下，为了达到图2A的状态，而需要通过CMP法来将上述层间绝缘膜30研磨除去1.6μm。
但是，当制造图1的FeRAM20时，上述化学机械研磨工序是在半导体晶片200中形成有FeRAM20的状态下进行的，因此，如图3所示，在这种半导体晶片200上形成包括各个上述FeRAM20的各种各样的FeRAM芯片201～20N。通过将这样的半导体晶片200沿着划片槽(Scribe Line)切割成各个芯片，而制造出所期望的FeRAM。
在这样的FeRAM的制造工序中，即使在同一晶片上，有时对每个芯片的FeRAM20的集成密度也不相同，例如，如图4所示，存储单元的占有面积为30％的芯片、50％的芯片和80％的芯片，在半导体晶片200上相邻而形成在例如与利用同一光罩(reticle)的曝光范围相对应区域。
但是，在同一基板上如此形成有铁电电容器的面积率不同的多个FeRAM芯片的结构中，如图5所示，在铁电电容器C的密度低、即面积率小的芯片区域中，当以覆盖铁电电容器C的方式堆积层间绝缘膜30时，层间绝缘膜30填充到突出的铁电电容器C之间的空间而薄薄地形成，与此相对，在铁电电容器C的密度高的芯片区域中，由于铁电电容器C之间的空间小，所以上述层间绝缘膜30厚厚地形成。但是，图5中的铁电电容器C具有与图1相同的结构。
因此，对于这样的结构适用CMP法，而通过对膜厚监控图案的光学测定来将上述层间绝缘膜30的膜厚减少到规定的值时，若将这样的膜厚监控图案形成在上述层间绝缘膜30的膜厚薄的芯片附近，则即使想要将上述层间绝缘膜30的膜厚管理为规定值，但在原来上述层间绝缘膜30的膜厚值大的区域中，即使进行过CMP工序，层间绝缘膜30的膜厚也会比上述规定值大，因此，例如在图2B的工序中进行使上述上部电极29或下部电极27露出的干蚀刻时，也可能会发生所形成的开口部30A、30B没有到达这些电极的情况。
另外，相反地，当将上述膜厚监控图案形成在上述层间绝缘膜30的膜厚厚的附近时，若利用这样的膜厚监控图案来管理进行过CMP处理后的层间绝缘膜30的膜厚，则在层间绝缘膜30的膜厚薄的区域中会存在研磨过度之虑。
这样的问题是由于以单一的膜厚监控图案来管理铁电电容器的形成密度、即以单一的膜厚监控图案来管理对包括面积率不同的区域的基板的研磨而产生的，虽可以通过对应于铁电电容器的形成密度而设置多个高度不同的膜厚监控图案来解决上述问题，但一般很难形成这样的高度不同的膜厚监控图案，而且，膜厚监控图案是在设计半导体集成电路装置时自动配置在划片槽上的适当区域上的情况较多，从而很难对应于铁电电容器的形成密度而将其形成在所期望的位置上。
另外，也可以不使用监控图案而使用铁电电容器自身来进行，但像这样的对膜厚的光学测定需要一定程度的平面，从而很难将实际的铁电电容器用作膜厚监控图案。
若根据本发明的第一观点，则提供一种半导体基板，其由如下构成晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以不同的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，并具有平坦表面，其中，在上述表面至少具有被上述层间绝缘膜所覆盖的第一及第二膜厚监控图案，
在上述表面上以包围上述第一膜厚监控图案的方式形成有由其他的多个图案构成的第一图案组，在上述表面上以包围上述第二膜厚监控图案的方式形成有由其他的多个图案构成的第二图案组，在上述表面上，上述第一膜厚监控图案及上述第一图案组具有第三面积率，上述第二膜厚监控图案及上述第二图案组具有第四面积率，上述第三面积率和上述第四面积率互不相同。
若根据本发明的其他的观点，则提供一种半导体装置的制造方法，该半导体装置包括晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以更大的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，其中，包括通过化学机械研磨法来研磨上述层间绝缘膜的工序，上述研磨工序是使用第一膜厚监控图案和第二膜厚监控图案来执行的，其中，上述第一膜厚监控图案在上述表面上被多个图案包围，并以实质上等于上述第一面积率的第三面积率形成，第二膜厚监控图案在上述表面上被其他的多个图案包围，并以实质上等于上述第二面积率的第四面积率形成。
根据本发明，则在具有拥有不同面积率的多个台阶结构的半导体装置的制造中，当通过CMP法对覆盖这种台阶结构的层间绝缘膜进行研磨时，使用至少两个面积率不同的膜厚监控图案，并以与实际上堆积在上述多个台阶结构上的厚度相同的厚度将层间绝缘膜堆积在各膜厚监控图案上，因此，通过使用这些膜厚监控图案来进行对层间绝缘膜的膜厚测定，从而能够将对上述层间绝缘膜进行研磨后的膜厚管理为所期望的值。
若根据本发明的另外其他的观点，则提供一种半导体基板，其由如下构成晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；
第二台阶结构，其由以不同的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，并具有平坦表面，其中，在上述表面至少具有一个被上述层间绝缘膜所覆盖的膜厚监控图案，在上述表面上以包围上述膜厚监控图案的方式形成有由多个图案构成的图案组。
另外，若根据本发明的其他的观点，则提供一种半导体装置的制造方法，该半导体装置包含晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以更大的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，其中，膜厚监控图案与其他的图案一起，以实质上等于上述第二面积率的面积率形成在上述表面上，上述半导体装置的制造方法包括通过化学机械研磨法来研磨上述层间绝缘膜的工序，上述研磨工序是使用上述膜厚监控图案来执行的，以使通过上述膜厚监控图案来求得的上述层间绝缘膜的膜厚成为容许膜厚上限值以下。
进而，若根据本发明的其他观点，则提供一种半导体装置的制造方法，该半导体装置包括晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以更大的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，其中，膜厚监控图案与其他的图案一起，以实质上等于上述第一面积率的面积率形成在上述表面上，上述半导体装置的制造方法包括通过化学机械研磨法来研磨上述层间绝缘膜的工序，上述研磨工序是使用上述膜厚监控图案来执行的，以使通过上述膜厚监控图案来求得的上述层间绝缘膜的膜厚不小于容许膜厚下限值。
若根据本发明，则通过以包围膜厚监控图案的方式形成由多个图案构成的图案组，而能够使包括膜厚监控图案的区域的面积率对应于上述台阶结构中在层间绝缘膜的膜厚管理上成为临界(Critical)部分的面积率，从而，通过上述膜厚监控图案来管理堆积在这种膜厚监控图案上的层间绝缘膜的膜厚，而能够将上述层间绝缘膜的膜厚控制在所期望的范围内。
通过下面参照附图进行的对本发明的详细说明，本发明的其他课题及特征会变得更加明确。
附图的简单说明图1是表示以往的FeRAM的结构的剖视图。
图2A～2F是表示对图1的FeRAM的制造工序的图。
图3是表示包含FeRAM的芯片区域的半导体晶片的俯视图。
图4是说明本发明的课题的图。
图5是说明本发明的课题的其他图。
图6是说明本发明的第一实施例的图。
图7是说明图6中的膜厚监控图案的剖视图。
图8A、图8B是说明图6中的膜厚监控图案的俯视图。
图9是根据本发明的第一实施例来说明CMP工序的最优化的图。
图10是表示图9的最优化工艺的流程图。
图11是表示本发明的第二实施例的FeRAM结构的剖视图。
图12A～12J是表示对本发明的第二实施例的FeRAM的制造工序的图。
用于实施发明的最佳方式[第一实施例]图6是表示本发明的第一实施例的半导体晶片100的局部的俯视图。
如图6所示，在上述半导体晶片100上，通过划片槽101形成有多个芯片区域100A、100B、100C…，并在各个芯片区域包括形成有多个与在图1所说明的结构同样的FeRAM的存储单元区域，而且，与图4的情况同样，在上述晶片100上包括铁电电容器的面积率不同的芯片区域。在图示的例子中，形成有面积率为30％的芯片区域、50％的芯片区域和80％的芯片区域。在这里，将铁电电容器的面积率定义为在由划片槽101所划分的芯片区域中，所形成的多个铁电电容器所占有的面积。
在这样的半导体晶片100中，例如，当对应于图2A的工序而通过CMP法来对覆盖铁电电容器的层间绝缘膜进行研磨时，在本发明中为了管理研磨后的层间绝缘膜的膜厚，而在上述划片槽101上配置至少两种膜厚监控图案A、B。
图7是表示膜厚监控图案A、B的原理的剖视图。
如图7所示，膜厚监控图案A、B由具有平坦的表面的、优选为反射率高的金属图案构成，并且利用由膜厚监控图案A、B所反射的反射光和由上述层间绝缘膜30的表面所反射的反射光的干涉，来测定残留在上述监控图案上的层间绝缘层30的膜厚。典型地，上述膜厚监控图案A、B在俯视图上具有矩形形状。
如前所述，膜厚监控图案A、B是在设计半导体装置时自动被配置于划片槽101上的适当的空白区域上，但如图8A、8B所示，在本实施例中，在膜厚监控图案A、B的周围排列多个空置图案(Dummy Pattern)D，而使此时在图案A、B的包含上述周边空置图案的面积率发生变化。例如，如图8A所示，对于监控图案A设定面积率为30％，如图8B所示，对于监控图案B设定面积率为80％。上述的各个空置图案D与上述膜厚监控图案A或B相比面积更小，而且为了实现所期望的面积率，能够在划片槽101上自由配置。另外，通过以更大的面积形成上述图案D，也能够根据需要使其具有功能。
当以CMP法对具有这样的面积率不同的两种膜厚监控图案的半导体基板进行研磨时，在膜厚监控图案A上，对应于30％的面积率而所残留的层间绝缘膜的膜厚变薄，另一方面，在膜厚监控图案B上，对应于80％的面积率而残留厚的层间绝缘膜。
因此，若形成在上述晶片100上的铁电电容器的面积率的最小值为30％、最大值为80％，则在进行CMP工序时，使用这样的膜厚监控图案A、B来测定层间绝缘膜30的膜厚，从而能够如图9所示那样地避免只有监控图案A的层间绝缘膜30的膜厚进入容许范围的研磨不充分状态(状态I)、或只有监控图案B的层间绝缘膜30的膜厚进入容许范围的研磨过度状态(状态III)，而能够实现膜厚的中心值为0.9微米、且对于监控图案A、B中的任意一方的层间绝缘膜30的膜厚均可进入容许范围内的状态(状态II)。
此时，在本发明中没有必要将监控图案A配置在面积率为30％的芯片区域附近、且将监控图案B配置在面积率为80％的芯片区域附近，从而在设计半导体装置时，也无须导入不必要的制约。
图10是表示对应于图9的CMP工序的流程图。
如图10所示，首先，在步骤1，对上述层间绝缘膜30进行研磨，然后，在步骤2，使用上述膜厚监控图案A来测定层间绝缘膜30的膜厚t1。
进而，在下面的步骤3，使用上述膜厚监控图案B来测定层间绝缘膜30的膜厚t2(t2＞t1)，并在步骤4判断膜厚t1是否超过规定的上限膜厚t上限。
若步骤4的判断结果为“是”，则层间绝缘膜30的膜厚，即使是最薄的部分也没有达到所期望的上限膜厚，从而在步骤5进行追加研磨。在步骤5进行了追加研磨后，处理工艺重新返回到步骤2。
另一方面，若步骤4的判断结果为“否”，则层间绝缘层30的膜厚的至少最薄的部分处于所期望的上限膜厚以下，因此，在下面的步骤6判断上述膜厚t2是否超过上述所期望的上限膜厚。
若步骤6的判断结果为“是”，则进行步骤5的追加研磨，然后处理工艺返回到步骤2。另一方面，若步骤6的判断结果为“否”，则意味着上述层间绝缘膜30的膜厚的最大值处于所期望的上限膜厚以下，而在下面的步骤7确认上述膜厚t1是否处于上述所期望的下限膜厚t下限以上。若步骤7的判断为“是”，则对该晶片的研磨工序结束。
另一方面，若步骤7的判断结果为“否”，则认为研磨失败，但在本实施例中，通过在设计半导体装置时对应于图9的容许范围而适当设定铁电电容器的面积率的范围，而实际上能够避免步骤7的研磨失败。
通过采用如图10这样的步骤，能够避免在图9中的、如只采用膜厚监控图案A来对研磨进行最优化时所发生的状态I那样的研磨失败、或如只采用膜厚监控图案B来对研磨进行最优化时所发生的状态III那样的研磨失败，从而能够提高半导体装置的制造效率。
图11是表示本发明的第二实施例的FeRAM的元件区域401A上的结构的剖视图。
图11的FeRAM具有与图1的FeRAM20相同的结构，其形成在具有由场绝缘膜122所划分的p型阱121A和n型阱121B的p型或n型的Si基板121上，并在上述p型阱121A上，经由栅绝缘膜123A而形成有多晶硅金属硅化物结构的栅电极124A。另外，在上述n型阱121B上，经由栅绝缘膜123B而形成有多晶硅金属硅化物结构的栅电极124B。进而，在上述p型阱121A中的上述栅电极124A的两侧形成有n型扩散区域121a、121b，而在上述n型阱121B中的上述栅电极124B的两侧形成有p型扩散区域121c、121d。上述栅电极124A在有源区域外延伸于场氧化膜122上，而构成FeRAM的字线(WL)的一部分。
各个上述栅电极124A、124B具有侧壁绝缘膜，并由厚度约为200nm的SiON覆盖膜125所覆盖，该SiON覆盖膜125通过CVD法以覆盖上述场绝缘膜122的方式形成在上述Si基板121上。
上述覆盖膜125进而由厚度约为1μm的SiO2层间绝缘膜126所覆盖，上述层间绝缘膜126通过以TEOS气体为原料的CVD法形成，且其表面通过CMP法实现了平坦化。
进而，在上述层间绝缘膜126的平坦表面上形成有采用依次层叠下部电极127、铁电电容器绝缘膜128和上部电极129的结构的铁电电容器，其中下部电极127采用依次层叠厚度为10～30nm、优选为约20nm的Ti膜、厚度为100～300nm、优选为约175nm的Pt膜的结构；铁电电容器绝缘膜128由厚度为100～300nm、优选为约240nm的PZT(Pb(Zr，Ti)O3)或PLZT((Pb，La)(Zr，Ti)O3)构成；上部电极129由形成在铁电电容器绝缘膜128上的厚度为100～300nm、优选为约200nm的IrOx构成。上述Ti膜及Pt膜的典型制法是通过溅射法形成，另一方面，铁电电容器绝缘膜128的典型制法是在进行了阴极溅镀之后，在725℃的氧气环境中进行20秒钟的急速热处理，从而实现结晶化。对上述铁电电容器绝缘膜128优选添加有Ca和Sr，并且，除了溅射法以外，还可以通过旋压法、溶胶-凝胶法、MOD(metal organic deposition)法、或MOCVD法来形成。另外，上述铁电电容器绝缘膜28除了可使用PZT或PLZT膜以外，还可以使用SBT(SrBi2(Ta，Nb)2O9)膜、BTO(Bi4Ti2O12)膜等。另外，也可以使用BST((Ba，Sr)TiO3)膜或STO(SiTiO3)膜等高电介质膜来代替上述铁电电容器绝缘膜28而形成DRAM。另外，构成上述上部电极129的IrOx膜的典型制法是通过溅射法来形成。另外，上述上部电极129也可以使用Pt膜或SRO(SrRuO3)膜来代替IrOx膜。
但是，这样形成的铁电电容器，若暴露在伴随着半导体工艺的还原性环境中、特别是氢气中，则在上述铁电电容器绝缘膜128上容易发生还原，而其电气特性显著降低。因此，上述铁电电容器由封装层430A所覆盖，该封装层430A由通过常温下的溅射法来形成的厚度约为50nm的Al2O3构成，进而，上述封装层430A由通过溅射法以约100nm的厚度形成在上述层间绝缘膜126上的其它的Al2O3封装层430所覆盖。在这里，上述Al2O3封装层430、430A作为防止氢气进入的阻挡膜而发挥功能。
在上述封装层430上，通过以SiH4、或Si2F6、Si3F8、Si2F3Cl等聚硅烷化合物、或SiF4或TEOS为原料的CVD法、优选为等离子CVD法，形成有从上述上部电极29向上的厚度为约400nm的SiO2层间绝缘膜130，并且，在上述层间绝缘膜130中形成有分别露出上述上部电极129或下部电极127的接触孔130A、130B，以及延伸在上述层间绝缘膜126中、且分别露出上述扩散区域121a、121b、121c及121d的接触孔130C、130D、130E及130F。另外，在上述层间绝缘膜130中形成有露出形成在上述元件分离膜122上的字线图案WL的接触孔130G。
在图11的FeRAM120中，在各个上述接触孔130A及130B中以直接接触到各个接触孔内壁面、且直接接触到所露出的上部电极129或下部电极127的表面的方式形成有由TiN等导电氮化物构成的厚度约为50nm的贴紧膜131A或131B，并且，通过使用WF6、Ar及H2的混合气体的CVD法，而在上述接触孔130A中的上述TiN贴紧膜131A上形成有由钨构成的导体插件132A，还有在上述接触孔130B中的上述TiN贴紧膜131B上形成有由钨构成的导体插件132B。
另外，在上述FeRAM120中，同样在上述接触孔130C～130G各自的内壁面上形成有Ti/TiN贴紧层131C～131G，并在各个上述Ti/TiN贴紧层131C～131G上以填充各个接触孔的方式形成有钨插件132C～132G。
进而，在上述层间绝缘膜130上，分别对应于上述钨插件132A～132G而形成有由Al构成的配线图案133A～133F，并且，上述配线图案133A～133F由通过等离子CVD法形成的SiO2膜构成的另外的层间绝缘膜134所覆盖。与上述层间绝缘膜130同样，层间绝缘膜134可以将由SiH4、或Si2F6和Si3F8、Si2F3Cl等构成的聚硅烷化合物、或TEOS作为原料而形成。
进而，在上述层间绝缘膜134上通过等离子CVD法以100nm以上的厚度形成由SiO2构成的保护绝缘膜135。这样形成的保护绝缘膜135覆盖通过形成层间绝缘膜134之后的平坦化工序(CMP)而被露出的狭缝(空洞)。
进而，在上述保护绝缘膜135中分别形成有贯通上述层间绝缘膜134而露出上述配线图案133A及133F的接触孔135A、135B，并且，在上述接触孔135A、135B的内壁面上分别通过TiN贴紧层136A、136B而形成有钨插件137A、137B。
进而，在上述保护绝缘膜135上形成有与上述钨插件137A、137B相接触的由Al或Al合金构成的配线图案138A、138B。此时，覆盖上述接触孔135A、135B的内壁面的TiN贴紧膜136A、136B，延伸在上述配线图案138A或138B与上述保护绝缘膜135之间。
进而，上述配线图案138A、138B由与上述层间绝缘膜130或134同样地形成的层间绝缘膜139所覆盖，进而，被与上述保护绝缘膜135同样的保护绝缘膜140覆盖之后，在上述保护绝缘膜140上形成有包括位线(BL)图案的配线图案141A～141E。
下面，参照图12A～12I，对图11的FeRAM的制造工序和上述划片区域(Scribe Zone)401B的膜厚监控图案的形成工序一并进行说明。
如图12A所示，在硅基板121上形成有层间绝缘层126，并在上述层间绝缘层126上，覆盖元件区域401A及划片区域401B而军运的均匀地形成有形成上述下部电极127的导电膜127A、形成上述铁电电容器绝缘膜128的铁电膜128A、还有形成上述上部电极的导电膜129A。
然后，在图12B的工序中，通过依次在上述导电膜129A及其下面的铁电膜128A上形成图案，而在上述元件区域401A的上述导电膜127A上，以规定的面积率形成多个铁电电容器绝缘膜128及上部电极129。此时，如图6所说明，在上述基板121上，被划片区域401B所分隔而形成有面积率不同的多个存储单元阵列。
图12B的工序中，另外在上述划片区域401B上，通过在上述铁电膜129A上形成图案，而以与上述上部电极129相同的组分、相同的厚度与上述上部电极129同时形成高反射率的导电图案129B，另外，通过在上述铁电膜128A上形成图案，而在上述导体图案129B的下面与上述铁电电容器绝缘膜128同时形成铁电体图案128B。进而在氧气环境中对图12B的结构进行热处理，从而补偿产生在上述铁电电容器绝缘膜128中的缺氧。另外，在图12B的工序中，在上述上部电极129和导电图案129B上的图案形成、及铁电电容器绝缘膜128和导电图案128B上的图案形成是分别使用同一个掩模来进行的。
形成在上述划片区域401B的导体图案129B的周围，虽没有图示，但对应于图8A、8B的空置图案D而形成有同样的空置导体图案，以使包括上述导体图案129B的面积率与上述上部电极129的面积率相同。由此，在上述划片区域401B上形成有面积率不同的两种膜厚监控图案。
进而，在图12C的工序中，形成上述封装层430A的Al2O3膜N以例如50nm的膜厚均匀地覆盖上述元件区域401A及划片区域401B的方式形成在图12B的结构上，并在图12D的工序中，通过在上述Al2O3膜430N上以仅残留上述铁电电容器所形成的区域的方式形成图案，而形成上述封装层430A。
进而，在图12E的工序中，在上述导电膜127A上形成图案，从而形成上述下部电极层127，由此在上述元件区域401A形成具有下部电极层127的铁电电容器FC。同时，在上述划片区域401B形成有导电图案127A，上述导电图案127A、铁电体图案128B及导电图案129B在上述划片区域401B上形成膜厚监控图案127M。上述下部电极127和上述导电图案127B的图案形成是使用同一个掩模来进行的。如前所述，与图8A、8B同样，在上述膜厚监控图案127M的附近，以上述铁电电容器FC的面积率相对应的面积率形成有多个空置图案。这些空置图案优选与上述铁电电容器FC同时形成，这样各个空置图案可具有与上述铁电电容器FC相同的层结构。
下面在图12F的工序中，与上述封装层430相对应的Al2O3膜430M以例如100nm的膜厚均匀地覆盖上述元件区域401A及划片区域401B上的方式形成在图12E的结构上，并在图12G的工序中，通过在其上形成图案，来形成中间夹着上述Al2O3封装层430A而覆盖上述铁电电容器FC的第二封装层430。另外，进行了图12G的工序的结果，在上述划片区域401B上露出有在上述图12F的工序中是由上述Al2O3膜430M被覆盖的膜厚监控图案。
接着在图12H的工序中，在上述层间绝缘膜126上以例如1.6μm的厚度形成下一层间绝缘层130，进而通过化学机械研磨来将上述层间绝缘层130的膜厚减少到0.9±0.1μm的所期望的膜厚范围为止。
在本实施例中，使用面积率不同的两种膜厚监控图案来作为上述膜厚监控图案127M，并按照图10的流程图来对图12H的CMP工序进行最优化，由此将层间绝缘膜130的进行过研磨后的厚度，在基板121、即晶片整体范围内设定成0.9±0.1μm的范围。
接着，在图12I工序中，通过进行光蚀刻工序及干蚀刻工序，而在上述元件区域401A的上述层间绝缘膜130中形成贯通上述Al2O3封装层430、430A而分别露出上述上部电极129及上述下部电极127的接触孔130A、130B，进而在图12J的工序中，通过溅射法在图12I的结构上堆积TiN膜而作为贴紧层，进而在其上通过以WF6为气相原料的CVD法堆积钨膜，从而中间夹着上述TiN贴紧膜而由钨膜填充上述接触孔130A、130B及定位开口部130m，进而通过CMP法来除去残留在上述层间绝缘膜130上的多余的TiN膜及钨膜，由此，如图12J所示那样，能够得到中间夹着TiN贴紧膜131A而被钨插件132A填充的上述接触孔130A的结构。
以上，针对包含通过CMP法对覆盖铁电电容器的层间绝缘膜进行平坦化工序的FeRAM的制造方法的本发明进行了说明，但本发明并不仅限定于这些说明，也可以适用于包扩台阶部分的半导体装置或电子装置的诸般制造中。即，本发明在后述的技术方案的范围内所记载的要旨内，能够进行各种变形及变更。
例如，在图9的最优化工序中，当使用膜厚监控图案B来可求得的层间绝缘膜的膜厚和使用膜厚监控图案A来可求得的层间绝缘膜的膜厚从经验上或理论上已知时，在状态II中，也能够仅使用上述膜厚监控图案B来将层间绝缘膜的膜厚控制在所期望的范围内，本发明也包含该情况。在这种情况下，有必要在膜厚监控图案B的周围以与在基板上铁电电容器形成得最密的区域的面积率一致的方式形成空置图案。于是，在利用上述膜厚监控图案B来求得的层间绝缘膜的膜厚达到容许膜厚上限值时停止CMP工序，由此能够在整个基板上将层间绝缘膜的膜厚控制在容许范围内。
另外，在图9的最优化工序中，在状态II中，也能够仅使用上述膜厚监控图案A来将层间绝缘膜的膜厚控制在所期望的范围内，本发明也包含该情况。在这种情况下，在膜厚监控图案A的周围以与在基板上铁电电容器形成得最稀疏的区域的面积率一致的方式形成空置图案。于是，在利用上述膜厚监控图案A来求得的层间绝缘膜的膜厚达到容许膜厚下限值之前停止CMP工序，由此能够在整个基板上的将层间绝缘层的膜厚控制在容许范围内。
产业上的可利用性根据本发明，则在具有拥有不同面积率的多个台阶结构的半导体装置的制造中，通过CMP法对覆盖这种台阶结构的层间绝缘膜进行研磨时，使用至少两种面积率不同的膜厚监控图案来进行膜厚测定，从而能够将上述层间绝缘膜的进行过研磨后的膜厚管理为所期望的值。
权利要求
1.一种半导体基板，由如下构成晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以不同的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，并具有平坦表面，其特征在于，在上述表面至少具有被上述层间绝缘膜所覆盖的第一及第二膜厚监控图案，在上述表面上以包围上述第一膜厚监控图案的方式形成有由其他的多个图案构成的第一图案组，在上述表面上以包围上述第二膜厚监控图案的方式形成有由其他的多个图案构成的第二图案组，在上述表面上，上述第一膜厚监控图案及上述第一图案组具有第三面积率，上述第二膜厚监控图案及上述第二图案组具有第四面积率，上述第三面积率和上述第四面积率互不相同。
2.如权利要求1所述的半导体基板，其特征在于，上述第三面积率与上述第一面积率设定为大致相等，上述第四面积率与上述第二面积率设定为大致相等。
3.如权利要求1所述的半导体基板，其特征在于，上述第一及第二台阶结构作为上述台阶部而具有铁电电容器。
4.如权利要求1所述的半导体基板，其特征在于，上述第一及第二台阶结构在上述基板上由划片区域所分隔开，并且，上述第一膜厚监控图案及上述第一图案组形成在上述划片区域上，上述第二膜厚监控图案及上述第二图案组也形成在上述划片区域上。
5.如权利要求1所述的半导体基板，其特征在于，上述第一及第二台阶结构具有相同的层结构，并且，构成上述第一及第二膜厚监控图案及上述第一及第二图案组的各个图案具有与上述第一及第二台阶结构的层结构相同的层结构。
6.如权利要求1所述的半导体基板，其特征在于，构成上述第一图案组的各个图案具有小于上述第一膜厚监控图案的面积，并且，构成上述第二图案组的各个图案具有小于上述第二膜厚监控图案的面积。
7.如权利要求1所述的半导体基板，其特征在于，进而在上述表面上，以上述第一及第二面积率的中间的面积率形成有第三台阶结构。
8.一种半导体基板，由如下构成晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以不同的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，并具有平坦表面，其特征在于，在上述表面至少具有一个被上述层间绝缘膜所覆盖的膜厚监控图案，在上述表面上以包围上述膜厚监控图案的方式形成有由多个图案构成的图案组。
9.如权利要求8所述的半导体基板，其特征在于，上述第二面积率大于上述第一面积率，并且，上述膜厚监控图案及上述多个图案具有实质上等于上述第二面积率的面积率。
10.如权利要求8所述的半导体基板，其特征在于，上述第一面积率小于上述第二面积率，并且，上述膜厚监控图案及上述多个图案具有实质上等于上述第一面积率的面积率。
11.一种半导体装置的制造方法，该半导体装置包括晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以更大的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，其特征在于，包括通过化学机械研磨法来研磨上述层间绝缘膜的工序，上述研磨工序是使用第一膜厚监控图案和第二膜厚监控图案来执行的，其中，上述第一膜厚监控图案在上述表面上被多个图案包围，并以实质上等于上述第一面积率的第三面积率形成，第二膜厚监控图案在上述表面上被其他的多个图案包围，并以实质上等于上述第二面积率的第四面积率形成。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，上述研磨工序是以使用上述第一膜厚监控图案来求得的上述层间绝缘膜的膜厚成为规定的下限值以上、且使用上述第二膜厚监控图案来求得的上述层间绝缘膜的膜厚成为规定的上限值以下的方式而执行的。
13.如权利要求11所述的半导体装置的制造方法，其特征在于，上述第一台阶结构和上述第二台阶结构在上述晶片上通过划片槽而被相互分离，并且，上述第一及第二监控图案形成在上述划片槽上，而且包括有在上述研磨工序之后、沿着上述划片槽切断上述晶片的工序。
14.一种半导体装置的制造方法，该半导体装置包括晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以更大的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，其特征在于，膜厚监控图案与其他的图案一起，以实质上等于上述第二面积率的面积率形成在上述表面上，上述半导体装置的制造方法包括通过化学机械研磨法来研磨上述层间绝缘膜的工序，上述研磨工序是使用上述膜厚监控图案来执行的，以使通过上述膜厚监控图案来求得的上述层间绝缘膜的膜厚成为容许膜厚上限值以下。
15.一种半导体装置的制造方法，该半导体装置包括晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以更大的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，其特征在于，膜厚监控图案与其他的图案一起，以实质上等于上述第一面积率的面积率形成在上述表面上，上述半导体装置的制造方法包括通过化学机械研磨法来研磨上述层间绝缘膜的工序，上述研磨工序是使用上述膜厚监控图案来执行的，以使通过上述膜厚监控图案来求得的上述层间绝缘膜的膜厚不小于容许膜厚下限值。
全文摘要
一种半导体基板，其由以下部分构成晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以不同的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，并具有平坦表面，在上述表面上，至少具有被上述层间绝缘膜所覆盖的第一及第二膜厚监控图案，在上述表面上以包围上述第一膜厚监控图案的方式形成有由其他的多个图案构成的第一图案组，并在上述表面上，以包围上述第二膜厚监控图案的方式形成有由其他的多个图案构成的第二图案组，在上述表面上，上述第一膜厚监控图案及上述第一图案组具有第三面积率，上述第二膜厚监控图案及上述第二图案组具有第四面积率，上述第三面积率和上述第四面积率互不相同。
文档编号H01L27/105GK1926667SQ20048004261
公开日2007年3月7日 申请日期2004年4月22日 优先权日2004年4月22日
发明者八重樫铁男, 永井孝一 申请人:富士通株式会社