专利名称：记忆体元件及其制造方法
技术领域：
本发明是有关于一种记忆体元件及其制造方法，且特别是有关于一种可降低字元线阻值的记忆体元件及其制造方法。
背景技术：
记忆体元件是用以储存资料或数据的半导体元件。举例来说，目前有一种记忆体元件的结构是由呈阵列排列的记忆胞所构成，其中有配置在基底中的数条埋入式位元线、垂直于埋入式位元线并配置在基底上的数条字元线、在基底与字元线之间的闸氧化层。此外，在两相邻的字元线之间还设置有介电层，藉此互相作电性隔离。
近来，半导体元件不断地朝小型化发展，记忆体元件也随着积体电路积集度的提高而逐渐缩小。因此，记忆体元件中的字元线的宽度也将随之缩减。然而，字元线的宽度变窄会造成其阻值上升，使得记忆胞的电流变小。
发明内容
本发明的目的就是在于提供一种记忆体元件，可提升记忆胞的电流并降低字元线阻值，进而增加元件的操作速度。
本发明的再一目的是提供一种记忆体元件的制造方法，可容易地制得字元线阻值较低的记忆体元件。
本发明提出一种记忆体元件，是由一基底、隔离结构、字元线、埋入式位元线、间隙壁、导体块与闸氧化层所构成。其中，隔离结构沿一第一方向设置于基底上，字元线则沿一第二方向横跨于隔离结构上。再者，有数个间隙壁位于字元线的侧壁，而导体块则位于基底与字元线及间隙壁之间，且导体块还位于隔离结构之间。此外，闸氧化层是位于基底与各导体块之间，埋入式位元线则位于隔离结构底下的基底内。
依照本发明的较佳实施例所述记忆体元件，上述之间隙壁的材质包括介电质。
依照本发明的较佳实施例所述记忆体元件，更包括一硬罩幕，其位于各字元线的顶面。此外，上述导体块的顶面可低于隔离结构的顶面。
依照本发明的较佳实施例所述记忆体元件，上述之隔离结构包括高密度电浆(high density plasma，HDP)氧化层、字元线包括多晶硅层，且导体块包括多晶硅层。
本发明再提出一种记忆体元件的制造方法，包括提供一基底，这个基底上形成有沿第一方向交替排列的数条隔离结构与数条第一导体层，而在第一导体层与基底之间形成有一闸氧化层，且在隔离结构底下的基底内具有数条埋入式位元线。接着，在基底上形成一第二导体层覆盖隔离结构与第一导体层，其中第二导体层例如包括多晶硅层。再在第二导体层上形成沿第二方向排列的数条硬罩幕。之后，利用硬罩幕作为蚀刻罩幕，去除第二导体层，以形成数条字元线，再在字元线的侧壁形成数个间隙壁。然后，利用硬罩幕与间隙壁作为蚀刻罩幕，去除第一导体层，以形成数个导体块。
依照本发明的另一实施例所述记忆体元件的制造方法，上述的提供基底的步骤包括先在基底上形成一闸氧化层，再在闸氧化层上形成一多晶硅层。接着，在多晶硅层上形成以第一方向排列的数条氮化硅层，再以氮化硅层作为蚀刻罩幕，去除多晶硅层直到暴露出基底，以形成上述的第一导体层。之后，以氮化硅层作为罩幕，对基底进行一离子植入制程，以在基底内形成上述埋入式位元线，再在基底上形成一高密度电浆氧化层，以覆盖埋入式位元线、氮化硅层与第一导体层。然后，等向性蚀刻高密度电浆氧化层，直到暴露出氮化硅层的顶边。最后去除氮化硅层，而留下的高密度电浆氧化层即为上述隔离结构。
依照本发明的另一实施例所述记忆体元件的制造方法，上述形成沿第二方向排列的硬罩幕的步骤包括在第二导体层上形成一氮化硅层，再在氮化硅层上形成一图案化光阻层，然后利用图案化光阻层作为蚀刻罩幕，去除氮化硅层，以形成这些硬罩幕。而且，之后更包括直接移除图案化光阻层；或是待形成字元线的步骤后再移除图案化光阻层。
依照本发明的另一实施例所述记忆体元件的制造方法，上述形成字元线的步骤包括利用前述隔离结构作为蚀刻终止层。
依照本发明的另一实施例所述记忆体元件的制造方法，上述在字元线的侧壁形成间隙壁的步骤包括先在基底上形成一介电层覆盖字元线与第一导体层，再回蚀刻介电层，直到暴露出第一导体层。
本发明由于可藉由字元线及其侧壁上的间隙壁作为蚀刻罩幕，使得字元线底下的导体块的宽度增加，因此可藉此提升记忆胞的电流，进而降低字元线的阻值。同时，因为间隙壁的原因而可缩减两两导体块之间的距离，所以不需耗费多于空间即可达到提升记忆胞电流并降低字元线阻值，进而增加元件操作速度的功效。此外，由于本发明的制造方法能结合现有制程，所以可轻易制得字元线阻值较低的记忆体元件。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1是依照本发明的第一实施例的记忆体元件的立体透视图。
图2A至图2E是依照本发明的第二实施例的记忆体元件的制造流程俯视与剖面图。
图3A至图3D为第二实施例的图2A的结构的较佳制造流程剖面图。
10记忆体元件100、200基底102、202隔离结构104、210a字元线106、208埋入式位元线108、216间隙壁110、204a导体块112、206闸氧化层114、212a硬罩幕204、210导体层212、302氮化硅层214图案化光阻层303顶边304高密度电浆氧化层具体实施方式
图1是依照本发明的第一实施例的记忆体元件的立体透视图。请参阅图1所示，本实施例的记忆体元件10是由一基底100、隔离结构102、字元线104、埋入式位元线106、间隙壁108、导体块110与闸氧化层112所构成。其中，隔离结构102沿一第一方向设置于基底100上，且隔离结构102例如包括高密度电浆氧化层或其它介电质。而字元线104是沿一第二方向横跨于隔离结构102上，其中字元线104例如包括多晶硅层。再者，间隙壁108是位于字元线104的侧壁，且其材质例如包括介电质。另外，导体块110是位于基底100与字元线104及间隙壁108之间，并位于两两隔离结构102之间，其中导体块110的顶面可低于隔离结构102的顶面且导体块110例如包括多晶硅层。此外，闸氧化层112是位于基底100与各导体块110之间，埋入式位元线106则位于隔离结构102底下的基底100内。此外，在字元线104的顶面还可包括一层硬罩幕(hard mask)114。
图2A至图2E是依照本发明的第二实施例的记忆体元件的制造流程俯视与剖面图。
请参阅图2A所示，其中的I是俯视图、II是I部分的A-A线段的剖面图。本实施例是先提供一基底200，这个基底200上形成有沿第一方向交替排列的数条隔离结构202与数条第一导体层204，而在第一导体层204与基底200之间形成有一闸氧化层206，且在隔离结构202底下的基底200内具有数条埋入式位元线208。
接着，请参阅图2B所示，其中的I是俯视图、II是I部分的B-B线段的剖面图。在基底200上先形成一第二导体层210覆盖隔离结构202与第一导体层204。然后，在第二导体层210上形成沿第二方向排列的数条硬罩幕，其步骤例如是先在第二导体层210上形成一氮化硅层212，再接续图2C的步骤。
请参阅图2C所示，其中的I是俯视图、II是I部分的C-C线段的剖面图，而III是I部分的C’-C’线段的剖面图。然后，在氮化硅层(请见图2B的212)上形成一图案化光阻层214，再利用图案化光阻层214作为蚀刻罩幕，去除氮化硅层，以形成数条硬罩幕212a。而且，之后可选择直接移除图案化光阻层214，或是将图案化光阻层214留下当作后续蚀刻制程的罩幕，稍后再将其移除。
接着，请继续参阅图2C所示，利用硬罩幕212a作为蚀刻罩幕，去除第二导体层(请见图2B的210)，以形成数条字元线210a，此时可利用前述隔离结构202作为蚀刻终止层。而III部分则因为第二导体层被去除而只剩下隔离结构202与第一导体层204。
之后，请参阅图2D所示，其中的I是俯视图、II是I部分的D-D线段的剖面图，而III是I部分的D’-D’线段的剖面图。在字元线210a的侧壁形成数个间隙壁216，且形成间隙壁216的步骤例如是先在基底200上形成一介电层(未绘示)覆盖字元线104与第一导体层204，当然照理说介电层也会覆盖隔离结构202。然后，回蚀刻介电层，直到暴露出第一导体层204，即完成间隙壁216的制作。
最后，请参阅图2E所示，其中的I是俯视图、II是I部分的E-E线段的剖面图，而III是I部分的E’-E’线段的剖面图。利用硬罩幕212a与间隙壁216作为蚀刻罩幕，去除第一导体层(请见图2D的204)，以形成数个导体块204a。
除此之外，图2A中提供基底200的步骤可采用一般的半导体微影与蚀刻制程；或者如本实施例是利用如图3A至图3所示的例子。
请参阅图3A至图3D所示，其为第二实施例的图2A的结构的较佳制造流程剖面图。在图3A中，先在基底200上形成闸氧化层206，再在闸氧化层206上形成一多晶硅层。接着，在多晶硅层上形成以第一方向(如图2A所示)排列的数条氮化硅层302，再以氮化硅层302作为蚀刻罩幕，去除多晶硅层直到暴露出基底200，以形成图2A的第一导体层204。
之后，请参阅图3B所示，以氮化硅层302作为罩幕，对基底200进行一离子植入制程，以在基底200内形成埋入式位元线208，再在基底200上形成一高密度电浆(HDP)氧化层304，以覆盖埋入式位元线208、氮化硅层302与第一导体层204。
然后，请参阅图3C所示，等向性蚀刻高密度电浆氧化层304，直到暴露出氮化硅层302的顶边303。
最后，请参阅图3D所示，去除氮化硅层(请见图3C的302)，而留下的高密度电浆氧化层即为图2A的隔离结构202。
综上所述，本发明的特点在于1、可藉由字元线及其侧壁上的间隙壁作为蚀刻罩幕，使得字元线底下的蚀刻后的导体块的宽度比字元线的宽度宽，因此可藉此提升记忆胞的电流，进而降低字元线的阻值。
2、因为间隙壁的原因，可不顾微影制程的限制来缩减导体块之间的距离。因此，不需额外空间即可达到提升记忆胞电流并降低字元线阻值，进而增加元件操作速度的功效。
3、由于本发明的制造方法能结合现有制程，譬如图3A至图3D利用lift-off制程，所以可轻易制得字元线阻值较低的记忆体元件。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种记忆体元件，其特征在于其包括一基底；多数条隔离结构，沿一第一方向设置于该基底上；多数条字元线，沿一第二方向横跨于该些隔离结构上；多数个间隙壁，位于该些字元线的侧壁；多数个导体块，位于该基底与该些字元线及该些间隙壁之间，且该些导体块是位于该些隔离结构之间；一闸氧化层，位于该基底与各该导体块之间；以及多数条埋入式位元线，位于该些隔离结构底下的该基底内。
2.根据权利要求1所述的记忆体元件，其特征在于其中该些隔离结构包括高密度电浆氧化层。
3.根据权利要求1所述的记忆体元件，其特征在于其中该些字元线包括多晶硅层。
4.根据权利要求1所述的记忆体元件，其特征在于其中该些间隙壁的材质包括介电质。
5.根据权利要求1所述的记忆体元件，其特征在于其中该些导体块包括多晶硅层。
6.根据权利要求1所述的记忆体元件，其特征在于其更包括一硬罩幕，位于各该字元线的顶面。
7.根据权利要求1所述的记忆体元件，其特征在于其中该些导体块的顶面低于该些隔离结构的顶面。
8.一种记忆体元件的制造方法，其特征在于其包括以下步骤提供一基底，该基底上形成有沿一第一方向交替排列的多数条隔离结构与多数条第一导体层，而在该些第一导体层与该基底之间形成有一闸氧化层，且在该些隔离结构底下的该基底内具有多数条埋入式位元线；在该基底上形成一第二导体层覆盖该些隔离结构与该些第一导体层；在该第二导体层上形成沿一第二方向排列的多数条硬罩幕；利用该些硬罩幕作为蚀刻罩幕，去除该第二导体层，以形成多数条字元线；在该些字元线的侧壁形成多数个间隙壁；以及利用该些硬罩幕与该间隙壁作为蚀刻罩幕，去除该些第一导体层，以形成多数个导体块。
9.根据权利要求8所述的记忆体元件的制造方法，其特征在于其中提供该基底的步骤包括在该基底上形成该闸氧化层；在该闸氧化层上形成一多晶硅层；在该多晶硅层上形成以该第一方向排列的多数条氮化硅层；以该些氮化硅层作为蚀刻罩幕，去除该多晶硅层直到暴露出该基底，以形成该些第一导体层；以该些氮化硅层作为罩幕，对该基底进行一离子植入制程，以在该基底内形成该些埋入式位元线；在该基底上形成一高密度电浆氧化层，以覆盖该些埋入式位元线、该些氮化硅层与该些第一导体层；等向性蚀刻该高密度电浆氧化层，直到暴露出该些氮化硅层的顶边；以及去除该些氮化硅层，而留下的该高密度电浆氧化层即为该些隔离结构。
10.根据权利要求8所述的记忆体元件的制造方法，其特征在于其中在该第二导体层上形成沿该第二方向排列的该些硬罩幕的步骤包括在该第二导体层上形成一氮化硅层；在该氮化硅层上形成一图案化光阻层；以及利用该图案化光阻层作为蚀刻罩幕，去除该氮化硅层，以形成该些硬罩幕。
11.根据权利要求10所述的记忆体元件的制造方法，其特征在于其中在该第二导体层上形成沿该第二方向排列的该些硬罩幕的步骤后更包括移除该图案化光阻层。
12.根据权利要求10所述的记忆体元件的制造方法，其特征在于其中形成该些字元线的步骤后更包括移除该图案化光阻层。
13.根据权利要求8所述的记忆体元件的制造方法，其特征在于其中形成该些字元线的步骤包括利用该些隔离结构作为蚀刻终止层。
14.根据权利要求8所述的记忆体元件的制造方法，其特征在于其中在该些字元线的侧壁形成该些间隙壁的步骤包括在该基底上形成一介电层覆盖该些字元线与该些第一导体层；以及回蚀刻该介电层，直到暴露出该些第一导体层。
15.根据权利要求8所述的记忆体元件的制造方法，其特征在于其中所述的第二导体层包括多晶硅层。
全文摘要
一种记忆体元件，是由一基底、隔离结构、字元线、埋入式位元线、间隙壁、导体块与闸氧化层所构成。其中，隔离结构沿一第一方向设置于基底上，字元线则沿一第二方向横跨于隔离结构上。再者，有数个间隙壁位于字元线的侧壁，而导体块则位于基底与字元线及间隙壁之间，且导体块还位于隔离结构之间。此外，闸氧化层是位于基底与各导体块之间，埋入式位元线则位于隔离结构底下的基底内。由于可藉由字元线及其侧壁上的间隙壁使导体块的宽度增加，同时缩减两两导体块之间的距离，因此可藉此提升记忆胞的电流，进而降低字元线的阻值。
文档编号H01L21/8239GK1862816SQ200510069230
公开日2006年11月15日 申请日期2005年5月12日 优先权日2005年5月12日
发明者赖二琨, 谢光宇, 何家骅, 施彦豪, 吕函庭 申请人:旺宏电子股份有限公司