专利名称：集成电路的形成方法及结构的制作方法
技术领域：
本发明涉及一种半导体元件的封装，且特别涉及在接合垫(bonding pad)中改善接合可靠度(bonding reliability)的方法及结构。
背景技术：
焊线(wirebonding)是一种在芯片(chip)或晶粒(die)表面上的接合垫与导线架(leadframe)或基底上的内引线(lead)末端之间建立电性连接的技术。如图1所示，公知技术的焊线接合芯片(wirebonded chip)包含多个接合球(bonding ball)4，而每个接合球4接合至接合垫6的连续的上表面，接合垫6通常为长方形并被第一保护层8部分覆盖。在第一保护层8内具有开口使接合垫6暴露，而介电层10(如氧化物)则围绕在接合垫6周围。图1更进一步显示，接合垫6与上层导电层12电接触，接合垫6与其下层导电层14被绝缘层16所分隔，而导电层12及14通过穿过绝缘层16的导通孔18互相电性连接。通过公知的半导体工艺，各层绝缘层16及导电层14连续的沉积在基底20上。接合球4则连接至经由引线与导线架(图中未显示)末端连接的接合线(bonding wire)22。
接合垫6通常在邻近芯片边缘处延伸成一列。而封装及在接合垫6上形成接合球4之前，先对芯片2实施参数测试，该参数测试利用测试结构以测量晶片上的元件或电路的电特性及可靠度。一般而言，使用探针卡(probecard)以作为芯片上元件及自动化测试设备(图中未显示)之间的接口。探针卡(probe card)通常包含印刷电路板，而该印刷电路板上则延伸出多个探针(probe needle)，每个探针可通过个别的接合垫6与芯片2电接触。在参数测试的过程中，每个探针以约2至3克的压力接触接合垫6大体上中心的位置。一般而言，探针经常在接合垫6的中心形成针痕(scrub mark)(图中未显示)，因此接合垫6的表面往往在参数测试过程中受到损害。而此受损的表面将导致接合垫与接合球之间的附着(adhesion)不佳，并因此降低彼此间的接合可靠度。
在芯片2完成参数测试后，在接合垫6上形成接合球4，并在接合球4上接合接合线22，如图1所示。或者，接合线22也可直接接合至接合垫6的表面。接着，对芯片2实施物理压力测试，在此测试过程中接合线22或接合垫6经常受到剪力(shear)或其它力。在物理压力测试过程容易发生的问题是，接合垫6倾向于对周围或较低的介电层施加压力(例如其邻近的介电层10)，而使得在接合垫6周围的介电层10形成裂缝或其它损害。并且，如前所述，当接合球4形成在接合垫6表面的针痕上或附近，将会导致接合效果较弱及机械性质可靠度不佳。
为了解决上述及后述的其它问题，目前需要一种可增加接合可靠度以及在测试及焊线工艺中可降低对焊线接合芯片(wirebonded chip)的损害的接合垫结构。
发明内容
有鉴于此，本发明提供一种集成电路的形成方法，包括在基底上形成接合垫；在该接合垫上形成第一保护层，该第一保护层内具有开口以暴露该接合垫的一部分；在该第一保护层及该接合垫暴露的部分上形成导电层；图案化该导电层以暴露该第一保护层的一部分；以及在该导电层及该第一保护层暴露的部分上形成第二保护层，该第二保护层内具有开口以暴露该导电层的一部分。
根据所述的集成电路的形成方法，其中还包括接合电接触至该导电层暴露的部分。
根据所述的集成电路的形成方法，其中该接合垫不直接延伸至该导电层暴露的部分下。
本发明还提供一种在集成电路中制造接合垫结构的方法，包括在基底上形成接合垫；在该接合垫上形成第一保护层，该第一保护层内具有开口以暴露该接合垫的一部分；在该第一保护层及该接合垫暴露的部分上形成导电层；图案化该导电层以暴露该第一保护层的一部分；以及在该导电层及该第一保护层暴露的部分上形成第二保护层，该第二保护层内具有开口以暴露该导电层的一部分，其中导电层暴露的部分与该接合垫之间有间距。
本发明还提供一种集成电路的结构，包括接合垫，形成于基底上；第一保护层，形成于该接合垫上，该第一保护层内具有开口以暴露该接合垫的一部分；图案化导电层，形成于该第一保护层及该接合垫暴露的部分上，该图案化导电层暴露该第一保护层的一部分；以及第二保护层，形成于该导电层及该第一保护层暴露的部分上，该第二保护层内具有开口以暴露该导电层的一部分，其中该导电层暴露的部分与该接合垫之间有间距。
根据所述的集成电路的结构，其中还包括电接触接合至该导电层暴露的部分。
根据所述的集成电路的结构，其中该接合垫包括铝。
根据所述的集成电路的结构，其中该电接触包括接合球。
根据所述的集成电路的结构，其中该电接触包括接合线。
根据所述的集成电路的结构，其中该接合垫不直接延伸至该导电层暴露的部分下。
根据所述的集成电路的结构，其中该接合垫直接延伸至该导电层暴露的部分下。
因此，本发明可增加接合可靠度以及在测试及焊线工艺中可降低对焊线接合芯片的损害。
图1为现有技术的焊线接合芯片的剖面图。
图2-6为根据本发明实施例制作的焊线接合芯片的剖面图。
其中，附图标记说明如下现有技术2 芯片4 接合球 6 接合垫8 第一保护层 10 介电层 12导电层14 导电层 16 绝缘层 18导通孔20基底实施例6 接合垫 8 第一保护层20基底24 导电层 26 探针 28第二保护层
30 电接触具体实施方式
以下的说明将详细叙述多种特定的实施例以使本发明被充分地了解。然而，任何本领域的技术人员可不以下述的特定实施例来实施本发明。在一些情况下，容易理解的结构及工艺将不详述以避免模糊本发明。
本发明在接合垫结构中具有特殊功效，其可在测试及接合(bonding)过程中增加接合可靠度及降低对焊线接合芯片(wirebonded chip)的损害。
请参阅图2，其绘示本发明实施例的焊线接合芯片的剖面图，图中绘示在基底上形成接合垫并于该接合垫上形成第一保护层的步骤。基底20可包含构成执行各种功能的半导体电路的有源元件(图中未显示)，如栅极及源/漏极区的组合等。导电层(图中未显示)及绝缘层(图中未显示)以间隔的形式连续沉积在该有源元件上。该导电层可为铝或其它适用于半导体元件的导电材料。而该导电层及绝缘层可通过化学气相沉积法(CVD)形成于该基底20上。导电导通孔(conductive vias) (图中未显示)贯穿介电层以在芯片内的邻近导电层之间建立电接触。在基底20中形成接合垫6，而该接合垫6例如为铝、铜或其它导电材料。接着，保护层8沉积于基底20上并图案化该保护层8以形成开口于其中使接合垫6的一部分暴露出。保护层8可电性绝缘接合垫6及金属层。在组合及封装完成的芯片中，电流自基底或导线架(leadframe)(图中未显示)通过接合垫6、导电导通孔及导电层经由接合线以给予芯片功能。
请参阅图3，其绘示图2的焊线接合芯片的剖面图，图中绘示根据本发明实施例的沉积导电层于该第一保护层及该接合垫暴露的部分上的步骤。导电层24可包含铝、铜或其它导电材料，并可通过化学气相沉积或溅镀法(sputtering)沉积，而其厚度约为8000至14000埃(angatroms)。在沉积步骤后，导电层24通过光刻技术图案化以暴露出部分的第一保护层8，如图4所示。
封装及在接合垫上形成接合球之前先对芯片实施参数测试，该参数测试利用测试结构以测量晶片上元件或电路的电特性及可靠度。一般而言，使用探针卡(probe card)以作为芯片上元件及自动化测试设备(图中未显示)之间的接口。从探针卡的印刷电路板上延伸出多个探针(probe needles)，而各探针经由个别的接合垫6与晶片电接触。在参数测试的过程中，每个探针26以约2至3克的压力接触接合垫6大体上中心的位置。一般而言，探针26会在接合垫6的中心形成针痕(scrub mark)(图中未显示)。如前所述，接合垫6的表面经常在参数测试过程中受到损害。而受损的表面会造成各接合垫与随后形成的电接触(例如接合球及接合线)之间的附着(adhesion)不佳，并因此降低彼此间的接合可靠度。然而，以下说明的根据本发明原理所形成的芯片将不会有公知的接合可靠度问题产生。即为，在接合垫6表面的针痕上或附近不形成电性连接，而是将电性连接与导电层接合在距离接合垫6有间隔的位置上。
请参照图5，其绘示图4的焊线接合芯片的测试图，图中绘示根据本发明实施例的在导电层24及第一保护层8暴露的部分上沉积第二保护层28。在公知技术中，芯片经过参数测试后需在接合垫6上形成接合球及接合线。然而根据本发明的实施例，在此步骤前，该第二保护层28可通过化学气相沉积(CVD)法形成，而其厚度约为800至8000埃。经过图案化蚀刻步骤，第二保护层28内具有开口以暴露部分的导电层24，该导电层24内的开口电接触(例如接合球及接合线)接合之处。
请参阅图6，其绘示根据本发明实施例的接合电接触30至该导电层24暴露的部分。电接触30与导电层24的接合可使用焊线(wirebonding)技术，例如热超音波接合(thermosonic bonding)。电接触30可为接合球或接合线，并且接合线与导电层24的表面直接接合。
接着，对芯片实施物理压力测试。一般而言，在此过程容易发生的问题是接合垫倾向于对周围或较低的介电层施加压力，而使得在接合垫周围的介电层形成裂缝或其它损害。然而，由于本发明实施例的接合步骤实施在第一保护层8上而不是如公知技术形成在接合垫上，因此根据本发明实施例制作的接合垫结构相较于公知接合工艺更为坚固并且能避免脱层(delamination)的问题。保护层在接合过程中可提供应力释放，其可实质上避免接合垫下的介电层发生破裂。在一个实施例中，接合垫6大致上直接延伸至导电层24暴露的部分下，而此形式可降低介电层的脱层现象。
根据本发明的实施例，由于接合球或接合线不形成于接合垫表面的针痕上或附近，因此以本发明实施例制作的接合垫结构更为坚固且也提高了机械性能的可靠度，而全面性的提升接合可靠度。并且，由于本发明实施例的接合步骤实施在保护层上而不是如公知技术形成在接合垫上，因此根据本发明实施例制作的接合垫结构相较于公知接合工艺更为坚固并且能避免脱层(delamination)的问题。由测量结果显示，以本发明原理制作的接合垫结构可在测试及接合工艺中降低损害电路结构的风险。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作修改与变更，因此本发明的保护范围当视后附的权利要求所界定的范围为准。
权利要求
1.一种集成电路的形成方法，包括在基底上形成接合垫；在该接合垫上形成第一保护层，该第一保护层内具有开口以暴露该接合垫的一部分；在该第一保护层及该接合垫暴露的部分上形成导电层；图案化该导电层以暴露该第一保护层的一部分；以及在该导电层及该第一保护层暴露的部分上形成第二保护层，该第二保护层内具有开口以暴露该导电层的一部分。
2.根据权利要求1所述的集成电路的形成方法，其中还包括接合电接触至该导电层暴露的部分。
3.根据权利要求1所述的集成电路的形成方法，其中该接合垫不直接延伸至该导电层暴露的部分下。
4.一种集成电路的结构，包括接合垫，形成于基底上；第一保护层，形成于该接合垫上，该第一保护层内具有开口以暴露该接合垫的一部分；图案化导电层，形成于该第一保护层及该接合垫暴露的部分上，该图案化导电层暴露该第一保护层的一部分；以及第二保护层，形成于该导电层及该第一保护层暴露的部分上，该第二保护层内具有开口以暴露该导电层的一部分，其中该导电层暴露的部分与该接合垫之间有间距。
5.根据权利要求4所述的集成电路的结构，其中还包括电接触接合至该导电层暴露的部分。
6.根据权利要求4所述的集成电路的结构，其中该接合垫包括铝。
7.根据权利要求5所述的集成电路的结构，其中该电接触包括接合球。
8.根据权利要求5所述的集成电路的结构，其中该电接触包括接合线。
9.根据权利要求4所述的集成电路的结构，其中该接合垫不直接延伸至该导电层暴露的部分下。
10.根据权利要求4所述的集成电路的结构，其中该接合垫直接延伸至该导电层暴露的部分下。
全文摘要
本发明提供一种集成电路的形成方法及结构。该方法包括在基底上形成接合垫；在接合垫上形成第一保护层，该第一保护层内具有开口以暴露接合垫的一部分；在第一保护层及接合垫暴露的部分上形成导电层；图案化该导电层以暴露第一保护层的一部分；以及在导电层及第一保护层暴露的部分上形成第二保护层，该第二保护层内具有开口以暴露导电层的一部分。因此，本发明可增加接合可靠度以及在测试及焊线工艺中可降低对焊线接合芯片的损害。
文档编号H01L21/28GK101034683SQ20061010002
公开日2007年9月12日 申请日期2006年6月28日 优先权日2006年3月7日
发明者陈宪伟, 陈俊仁 申请人:台湾积体电路制造股份有限公司