专利名称：半导体装置及其制造方法、电路基板及其制造方法
技术领域：
本发明涉及具有贯通半导体基板的贯通电极的半导体装置及其制造方法、电路基板及其制造方法。
背景技术：
以往的电路装置中，例如在表面上形成导电路的安装基板上搭载形成有IC芯片等半导体元件。作为连接安装基板上的导电路和半导体元件的结构有面朝上和面朝下(倒装法)两种安装结构。
半导体元件以面朝上安装在安装基板上的情况下，半导体元件背面固定在安装基板上。并且，半导体元件的上面形成的焊盘和安装基板的导电路通过金属细线被引线接合。但是采用引线接合的连接方法中，必须确保用于形成金属细线的区域在半导体元件的周边部，所以半导体元件安装所需的面积增大。
半导体元件以面朝下安装在安装基板上的情况下，配置在下面的半导体元件的焊盘电极和安装基板上的导电路利用焊料突起等连接。通过面朝下法安装半导体元件，能够使安装所需的面积与元件同等大小。但是，由于安装基板和半导体元件的热膨胀系数不同，所以接合两者的焊料突起上随着温度变化而受到热应力作用。由该热应力而在焊料突起上产生裂纹，使半导体元件的连接可靠性降低。
为解决该问题，提案有经由具有与芯片同等的线膨胀系数的插层将半导体元件和安装基板连接的结构。
参照图9的剖面图说明作为插层采用电路基板的半导体元件的连接结构。在此，作为具有多个焊盘的LSI芯片的半导体元件101经由电路基板100安装在安装基板104上。位于半导体元件101的背面上的焊盘和电路基板100由连接电极102连接。另外，安装基板104的上面形成的导电路105和电路基板100由外部电极103连接。进而，电路基板100的上面和背面上形成有由绝缘膜107绝缘的导电图案106。
作为插层电路基板100的材料，采用热膨胀系数比安装基板104更近于半导体元件101的材料，则作用于连接电极102上的热应力减小。因此，相对于连接电极102的热应力能够提高连接可靠性。作为电路基板100的具体材料采用树脂、金属、陶瓷等。作为电路基板100的材料采用硅等半导体，这样的技术披露于专利文献1特开2001-326305号公报中。
但是，在背景技术中所示的半导体元件101中，位于背面的电极108上附着有焊料等连接电极102。因此，电极108和连接电极102的接合强度不充分，使用的状况下的温度变化等引起的热应力使连接电极102从电极108分离。
进而，关于设于电路基板100的表面上的导电图案106，也在导电图案106的平坦表面上附着有上述的连接电极102。因此，作用大的热应力时，则连接电极102和导电图案106从两者的界面剥离。
发明内容
本发明是鉴于上述问题而研发的，其目的在于提供能够提供对热应力等外力连接可靠性高的半导体装置及其制造方法、电路基板及其制造方法。其具体技术方案提供如下一种半导体装置，其具有形成在半导体基板的一主面上的有源区域、在厚度方向上贯通所述半导体基板而设置的贯通孔、以及形成在所述贯通孔内部与所述有源区域电气连接并且延伸至所述半导体基板的另一主面的贯通电极，其中，所述贯通电极的前端部从所述半导体基板的另一主面的外部突出。
一种半导体装置的制造方法，其具有如下工序在半导体基板的一主面上形成有源区域；由绝缘膜覆盖所述半导体基板的另一主面；形成贯通所述半导体基板到达所述绝缘膜的贯通孔；在所述贯通孔内部形成与所述有源区域电气连接的贯通电极；除去所述绝缘膜直至所述贯通电极的前端部突出外部。
一种电路基板，其具有半导体基板、形成在所述半导体基板的一主面上的导电图案、以及与所述导电图案电气连接并贯通所述半导体基板延伸到另一主面的贯通电极，其中，所述贯通电极的前端部从所述半导体基板的另一主面突出外部。
种电路基板的制造方法，其具有如下工序准备一主面由绝缘膜覆盖的半导体基板；形成贯通所述半导体基板并到达所述绝缘膜的贯通孔；在所述半导体基板的另一主面上形成导电图案，在所述贯通孔内部形成与所述导电图案电气连接的贯通电极；除去所述绝缘膜直至所述贯通电极的前端部突出外部。
根据上述半导体装置和电路基板，贯通半导体基板的贯通电极从半导体基板的主面突出外部，所以突出的贯通电极作为外部电极起作用。因此，突出外部的贯通电极由于埋入焊料等接合材料，所以接合材料和贯通电极接触的面积大，对热应力等的连接可靠性提高。
进而，贯通电极的宽度可形成得30μm～40μm程度微细，所以在半导体基板的主面上可由贯通电极形成突出外部的微细的外部电极。
进而，贯通半导体基板的贯通孔的内壁上设有凹部，从而可使贯通孔局部扩宽，能够提高贯通孔与形成于其内部的贯通电极密接的强度。
在制法上，形成贯通电极直至到达覆盖半导体基板的其他主面的绝缘膜，通过除去该绝缘膜，能够使贯通电极突出外部。因此，本发明中，为形成突出外部的外部电极无需特别的工序。形成贯通电极的工序也兼作形成外部电极的工序。因此，能够以简化的制法形成突出外部的微细的外部电极。
图1是表示本发明的半导体装置的图，其(A)和(B)是剖面图。
图2是表示本发明的半导体装置的剖面图。
图3是表示本发明的半导体装置的剖面图。
图4是表示本发明的半导体装置的制造方法的图，其(A)～(C)是剖面图。
图5是表示本发明的半导体装置的制造方法的图，其(A)和(B)是剖面图。
图6是表示本发明的半导体装置的制造方法的图，其(A)～(D)是剖面图。
图7是表示本发明的电路基板的图，其(A)～(C)是剖面图。
图8是表示本发明的电路基板的制造方法的图，其(A)～(D)是剖面图。
图9是表示现有的电路基板和半导体装置的剖面图。
附图标记说明10A、10B、10C、10D、10E 半导体装置11 半导体基板12 埋入层13 外延层14 绝缘膜15 贯通孔16、16D、16E 贯通电极17 侧壁绝缘膜18、18E 开口部20 有源区域21 集电极接触区域23 基极区域24 沟槽25 发射极区域26E 发射极26B 基极26C 集电极27 绝缘膜28 凹部29 发射极区域30 安装基板31 导电路32 接合材料33 接着层34 支持基板35 掩模36 开口部37 开口部40A、40B 电路基板
41 半导体基板42 绝缘膜43 贯通电极44 侧壁绝缘膜45 导电图案46 贯通孔47 连接孔48 连接电极49 凹部50 半导体元件51 接合材料52 接合材料53 掩模具体实施方式
<第一实施方式>
参照图1～图3说明本实施方式的半导体装置的结构。
参照图1(A)的剖面图，本实施方式的半导体装置10A在半导体基板11的上面(一主面)上形成有源区域20，该有源区域20由埋有氧化物的沟槽24包围。另外，与有源区域20电气连接的贯通电极16从半导体基板11的上面延伸到背面(其他主面)。在此，贯通电极16的下端从覆盖半导体基板11的背面的绝缘膜27向下方(外部)突出。
有源区域20一般是形成晶体管或二极管等的有源元件的区域。在此，有源区域20上形成有双极晶体管。另外，有源区域20上也可形成MOSFET、IC、LSI等。
有源区域20的具体结构是这样的在P型半导体基板11的上部设有N+型埋入层12，在其上形成有N-型外延层13。进而，在外延层13的表面P+型基极区域23、N+型集电极接触区域21。在基极区域23上部形成有N型发射极区域25。另外，集电极接触区域21从外延层13的表面形成至N+型埋入层12。在此，以双极晶体管为一例说明，形成有外延层13，但是在有源区域20上形成MOSFET的情况下，也可以省掉外延层。
上述的基极区域23、集电极接触区域21、发射极区域25分别与基极26B、集电极26C、发射极26E连接。各区域和各电极经由设于覆盖外延层13的上面的绝缘膜14上的开口部连接。另外，基极26B、集电极26c和发射极26E再经由配线等延伸到沟槽24的外侧，与贯通电极16连接。图中，仅发射极26E与贯通电极16连接，但是其他的基极26B和集电极26C也可与未图示的贯通电极连接，走线到半导体基板11的背面。
沟槽24从外延层13的表面延伸到半导体基板11，其内部埋设有绝缘膜14。包围有源区域20形成沟槽24，由此有源区域20被元件分离。在此，由沟槽结构将有源区域20分离，但是也可以由LOCOS(Local Oxidation ofSilicon硅的局部氧化)氧化膜、PN接合分离等来分离有源区域20。另外，沟槽24的表面形成氧化膜，其中也可由埋有氧化硅的结构来进行元件分离。利用LOCOS氧化膜的分离可适用于MOS型、Bi-CMOS型的情况。PN接合分离也可适用于BIP型的情况。
半导体基板11的上面和背面通过由硅氧化膜、硅氮化膜或绝缘性树脂膜等构成的绝缘膜14、27覆盖。覆盖半导体基板11的上面的绝缘膜14上设有开口部以局部露出设于有源区域20内的发射极区域25、基极区域23和集电极接触区域21。另外，绝缘膜27除了贯通电极16突出出来的部分，在整个面上覆盖半导体基板11的背面。
贯通电极16由埋入贯通半导体基板11、外延层13和绝缘膜14、27而形成的贯通孔15的导电材料构成。贯通电极16所形成的平面位置位于沟槽24的外侧。另外，贯通电极16的最下部从覆盖半导体基板11的背面的绝缘膜27向下方突出。具体地，贯通电极16突出外部的长度是数μm～数十μm程度(例如20μm)。在此，贯通电极16的平面形状是圆形或四方形等多边形，剖面看其宽度是30μm～40μm程度。进而，贯通电极16平面上包围沟槽24形成多个。
进而，贯通电极16由与形成在半导体基板11的上面上的发射极26E等形成一体的金属膜形成。另外，半导体芯片的表面由一般的IC、LSI或系统LSI等构成的情况下，金属形成多层。这种情况下，例如贯通电极和发射极电气连接但是有可能电极材料不同。但是，构成贯通电极16的金属材料可以由与最上层的电极和配线相同的材料构成。
例如，最上层采用所谓的金属镶嵌法、镀敷埋入Cu的方法的情况下，最初是下层，由此开始是Ti，然后是TiN，将它们作为势垒膜形成。这种情况下，该势垒膜无论什么情况下都露出图1的贯通电极16的突出部。一般考虑到焊料等的连接，则该部分将Cu露出是便于操作的，所以形成凸部后由等离子体蚀刻或溅射将在此露出的势垒膜除去是较好的。
并且，则贯通孔15的侧壁和贯通电极16之间形成于侧壁绝缘膜17。作为侧壁绝缘膜17采用厚度是数μm程度的硅氧化膜或硅氮化膜。在此，半导体基板11通过沟槽24、埋入层12而与有源区域20(元件区域)分离，所以则半导体基板11和贯通电极16之间可不形成侧壁绝缘膜17。
另外，作为贯通电极16可以是形成在上述贯通孔15的内壁上的膜状以外的形状。例如，也可以由完全埋入贯通孔15的导电材料形成贯通电极16。这种情况下，可以由填充镀敷处理来由金属填充贯通孔15的内部。或者，也可以将焊料等金属或导电膏填充在贯通孔15内。
本实施方式中，由从半导体基板11的背面向下方突出的贯通电极16形成外部电极。因此，利用焊料或导电性膏等接合材料来安装半导体装置10A时，突出外部的贯通电极16埋入接合材料中。因此，贯通电极16和接合材料间的接合强度提高，对热应力等的连接可靠性提高。
参照图1(B)说明其他实施例的半导体装置10B的结构。在此，贯通孔15的下端附近的内壁上形成有使内壁局部内陷的凹部28。该结构通过过蚀刻(over etching)贯通孔15的内壁来形成。设有凹部28的部分的贯通孔15比其他部分宽度宽。在贯通孔15的内部形成贯通电极16使凹部28也被填充，从而在贯通电极16和贯通孔15内部之间产生锚固效应，成为贯通电极16难以从半导体基板11剥离的结构。
参照图2说明再一实施例的半导体装置10C的结构。半导体装置10C中，贯通孔15的上面侧的端部的宽度形成得宽，形成剖面是漏斗形状的开口部18。宽度宽的开口部18可通过使干蚀刻时的蚀刻条件为各向同性而形成。另外，也可通过湿蚀刻形成。在半导体装置在厚度方向上层叠半导体装置的情况下开口部18有助于各半导体装置间的连接。
见图3可知，在宽度宽的开口部18E之上有凸状的贯通电极16D。因此即使凸状的贯通电极16D偏离开，由于开口部18E形成得宽出一些，所以能够缓和位置偏离的问题。
参照图3说明层叠具有图2所示的开口部18的半导体装置10D、10E的结构。
下层的半导体装置10E经由焊料等接合材料32而安装在形成在安装基板30的主面上的导电路31上。进而，在半导体装置10E的上部层叠半导体装置10D而实现堆叠结构。采用堆叠结构能够将半导体装置彼此间以最短的距离连接。
下层的半导体装置10E上设有宽度宽地形成漏斗形状的开口部18E。进而，设于上层的半导体装置10D的贯通电极16D的下端延伸至下层的开口部18E的内部。并且，贯通电极16D的下端经由焊料等接合材料32而固着在下层的半导体装置10E的贯通电极16E上。由此，将半导体装置10D和半导体装置10E堆叠而电气连接。
上层的半导体装置10D上设置的贯通电极16D的端部延伸到设于下层的半导体装置10E的开口部18E的内部，从而提高贯通电极16D和开口部18E间的接合强度。因此，贯通电极16D和开口部18E间的接合部对热应力的连接可靠性提高。
在此，堆叠了具有贯通电极的两个半导体装置，但是也可以堆叠具有三个以上的半导体装置。这种情况下也是通过设置宽度宽的开口部18E来提高半导体装置间的连接可靠性。
另外，下层的半导体装置10E的贯通电极16E的下端外部突出，埋入接合材料32。贯通电极16E埋入接合材料32从而提高两者的接合强度，所以能够提高对热应力等的外力的连接可靠性。
在此最想解决的问题是，直接连接在安装基板30上的凸状的贯通电极16E。该部分也作用有安装基板30的热膨胀，连接部的裂纹等也成为问题。因此，设于下层的半导体装置10E上的凸状的贯通电极16E的突出量如果比其他贯通电极的贯通量大，则可能缓和应力。图3说明中，贯通电极16E的突出量越大，该贯通电极越能够缓和热应力。
<第二实施方式>
本实施方式中，参照图4和图5说明图1(A)所示的半导体装置10A的制造方法。
参照图4(A)，首先在厚度是600μm程度的P型的半导体基板11的表面是形成双极晶体管构成的有源区域20。
有源区域20的制造方法是这样的首先，在P型半导体基板11的表面上利用离子注入法设置N+型埋入层12。其次，在半导体基板11的上面形成N-型外延层13。在此，外延层13的厚度大约是1.5μm。接着，离子注入形成集电极接触区域21、基极区域23和发射极区域29。集电极接触区域21形成到埋入层12，用磷(P)作为离子。为形成基极区域23而注入的离子采用硼(B)。另外，发射极区域29的形成采用磷(P)作为离子。
形成有源区域20后，包围有源区域20形成沟槽24，该沟槽24的内部填充氧化膜。沟槽24通过用含有SF6、O2、C4F8等的蚀刻气体的干蚀刻形成。沟槽24形成到半导体基板11，其深度是3.5μm程度。在此，也可以代替沟槽24，而利用LOCOS氧化膜或PN接合包围有源区域20。另外，也可在形成贯通孔15后的工序中与贯通孔15同时形成沟槽24。
另外，外延层13的上面由绝缘膜14覆盖。另外，半导体基板11的背面也由绝缘膜27覆盖。绝缘膜14、27的厚度是1μm～5μm程度。
参照图4(B)，其次形成贯通半导体基板11到达绝缘膜27的贯通孔15。具体地，形成有贯通孔15的区域除外，覆盖绝缘膜14的上面而形成耐蚀掩模35。作为掩模35可采用热致抗蚀剂。掩模35上设置的开口部的宽度例如是30μm～40μm程度。另外，半导体基板11经由由环氧树脂等构成的粘接层33粘附在玻璃基板等支承基板34上。
通过经由掩模35从上方进行干蚀刻从而形成贯通半导体基板11到达绝缘膜27的贯通孔15。本工序中，蚀刻硅氮化膜或硅氧化膜构成的绝缘膜14后，蚀刻硅构成的外延层13和半导体基板11。之后，将硅氮化膜或硅氧化膜构成的绝缘膜27在厚度方向上蚀刻到途中。蚀刻绝缘膜27的深度是1μm～4μm程度。这样，延伸到绝缘膜27的厚度方向的途中而形成贯通孔15，从而形成在图1(A)所示那样的外部突出的贯通电极16。
本工序，组成不同的绝缘膜14、外延层13、半导体基板11和绝缘膜27通过采用蚀刻气体的干蚀刻除去。本实施方式中，用单一的蚀刻气体一并蚀刻也是可以的，也可以根据被蚀刻材料的组成而使用不同的蚀刻气体。
根据被蚀刻材料的组成而使用不同的蚀刻气体的情况下，具体是这样分开使用的。即，蚀刻硅构成的外延层13和半导体基板11时，使用CF4和O2的混合气体、或CF6和O2的混合气体。另外，蚀刻硅氧化膜或硅氮化膜构成的绝缘膜14、27时使用CF4和H2的混合气体、CHF4或C2F6等。
参照图4(C)，其次，在贯通孔15的侧壁上形成硅氧化膜或硅氮化膜构成的侧壁绝缘膜17。侧壁绝缘膜17的形成方法采用热氧化法、CVD(Chemical Vapor Deposition化学汽相沉淀)法等。
参照图5(A)，其次，覆盖贯通孔15的内壁和绝缘膜14而形成金属膜。本工序中，该金属膜由势垒膜、籽晶膜及镀敷膜形成。势垒膜由钛(Ti)、钛氮化合物(TiN)、钛钨化合物(TiW)、钽氮化合物(TaN)等构成，利用溅射法或CVD法等形成。另外，该势垒膜的上面利用溅射法或CVD法等形成厚度数百nm程度的金属膜构成的籽晶膜。之后，以该籽晶膜作为电极进行电解镀敷而形成镀敷膜，从而形成厚度数μm程度的金属膜。形成的金属膜利用湿蚀刻等构图成规定的形状。另外，也可通过贯通孔15的内部埋入导电材料，从而形成贯通电极16。
另外，本工序前可先行使有源区域20的发射极区域25、基极区域23和集电极接触区域21的上部从设于绝缘膜14的开口部露出。然后，也形成与各区域连接的发射极26E、基极26B和集电极20C。另外，各电极与贯通电极16连接。图中，仅发射极26E和集电极26C与贯通电极16连接，但是实际上基极26B也与贯通电极16连接。
上述工序结束后，覆盖各电极等而形成钝化膜(未图示)。另外，半导体基板11从支承基板34剥离。
参照图5(B)，其次，通过蚀刻覆盖半导体基板11的背面的绝缘膜27从而使贯通电极16的下端突出外部。具体地，通过整个面干蚀刻绝缘膜27的背面，从而使埋入绝缘膜27而形成的贯通电极16的下端突出。本工序中，蚀刻硅氧化膜或硅氮化膜构成的绝缘膜14，所以作为蚀刻气体使用CF4和H2O的混合气体、CHF4或C2F6等。
由本工序，绝缘膜27的厚度例如从5μm薄到1μm程度。并且，贯通电极16的下端在外部突出例如1μm～4μm程度。
在此如前所述，作为势垒膜采用的金属膜其不需要焊料连接等，而可利用蚀刻或溅射等除去。
另外，至此的工序中，一个半导体晶片(未图示)上形成多个半导体装置，所以通过划线该半导体基片而到一个个的半导体装置。
由上述工序制得图1(A)所示的半导体装置10A。
<第三实施方式>
本实施方式中，参照图6说明图1(B)所示的结构的半导体装置10B的制造方法。本实施方式的制造方法中，基本上与上述第二实施方式相同，不同的地方在于在贯通孔设置凹部28。以该不同点为中心说明。
参照图6(A)，在半导体基板11的表面上设置有源区域20，形成贯通该半导体基板11和层叠其上的各层的贯通孔15。记载本实施例意在突出说明在半导体基板11的最下部的贯通孔15上形成凹部28之一点。设置凹部28的部分的贯通孔15与其他部分相比形成得粗，呈樽状。
凹部28在半导体基板11的最下部通过进行过蚀刻而形成。本实施例中，作为硅的半导体基板11被蚀刻时，以及作为硅氧化膜或硅氮化膜的绝缘膜27被蚀刻时，使用不同的蚀刻气体。作为硅的半导体基板11被蚀刻时使用的蚀刻气体(CF4和O2的混合气体、或CF6和O2的混合气体)相对于绝缘膜27其蚀刻率低。因此，蚀刻进行时，贯通孔15贯通半导体基板11到达绝缘膜27，则蚀刻在横向上进行，形成凹部28。另外，使用单一的蚀刻气体进行干蚀刻，也会使绝缘膜27表面的蚀刻率低，而形成凹部28。
参照图6(B)，其次，再进行干蚀刻，从而使贯通孔15延伸至绝缘膜27的厚度方向的途中。在此，为蚀刻硅氧化膜或硅氮化膜构成的绝缘膜14、27而采用CF4和H2的混合气体、CHF4或C2F6等。
参照图6(C)，上述工序结束后，在包括贯通孔15的内部的绝缘膜14的表面形成金属膜，构图成规定的形状。由所形成的金属膜来形成贯通电极16、发射极26E、基极26B和集电极26C。本实施例中，设于贯通孔15的凹部28的内部也形成贯通电极16，所以能够提高贯通电极16和贯通孔15的内壁间的密接强度。
进而，参照图6(D)，进行干蚀刻，从背面整体除去绝缘膜27，使贯通孔15下端从绝缘膜27向下方突出。
由上述工序制得图1(B)所示的半导体装置10B。
<第四实施方式>
本实施方式中，参照图7说明具有向外部突出的贯通电极43的电路基板的机构。本实施方式中说明的电路基板是可以作为插层使用的。所谓插层(インタ一ポ一ザ一)是指位于半导体元件等的电路元件和安装基板间并用于构成电路装置等的基板。本实施方式的电路基板及其制造方法基本上与上述其他的实施方式同样的，其重复的部分的说明割爱。
参照图7(A)，本实施方式的电路基板40A具有由硅构成的半导体基板41、形成在半导体基板41的背面(一主面)上的导电图案45、以及与导电图案45连接并贯通半导体基板41的贯通电极43，贯通电极43的上端形成从半导体基板41向外部突出的结构。
半导体基板41由硅等半导体构成，其厚度是例如100μm～200μm程度。半导体基板41的材料可采用本征半导体和非本征半导体(不純物半導体)。非本征半导体采用导入有硼等P型杂质的P型半导体、以及导入有磷等N型杂质的N型半导体。以非本征半导体作为半导体基板41的材料使用，从而能够使半导体基板41的电气阻抗变低，电流容易流过，所以能容易地导通连接电极48和半导体基板41。
绝缘膜42由硅氧化膜、硅氮化膜或聚酰亚胺等树脂膜构成，覆盖半导体基板41的上面和背面。由绝缘膜42使导电图案45和半导体基板41绝缘。另外，贯通孔46的侧面也由侧壁绝缘膜44覆盖。进而，至于连接孔47，侧面是由绝缘膜42覆盖的，底面为了露出半导体基板41而不由绝缘膜42覆盖。
导电图案45形成在覆盖半导体基板41的背面的绝缘膜42上。导电图案45构成连接与安装基板上的导电路和半导体元件等连接的焊盘(例如管芯焊盘或接合焊盘)、或连接焊盘彼此间的配线等。即，本实施方式中，贯通电极43的端部在半导体基板41的上面突出，其背面形成有与贯通电极43连接的导电图案45。在此，也可在半导体基板41的表面上形成与贯通电极43连接的导电图案。
在此，形成有单层的导电图案45，但是也可形成多层的导电图案45。
贯通电极43由设于在厚度方向上贯通半导体基板41而设置的贯通孔46上的导电材料构成。该贯通电极43与设于半导体基板41的背面上的导电图案45连续形成。贯通电极43和半导体基板41由设于贯通孔46的内壁上的侧壁绝缘膜44绝缘。在此，宽度(W1)是40μm左右的贯通孔46的内壁上形成由厚度数μm左右的金属膜构成的贯通电极43。另外，也可以由贯通孔46中埋入的导电材料构成贯通电极43。
连接电极48由埋入在厚度方向上从半导体基板41的背面延伸到途中的连接孔47的导电材料构成。连接电极48的端部通过与连接孔47的底面上露出的半导体基板41欧姆接触，从而将连接电极48和半导体基板41电气连接。连接电极48具有电气连接导电图案45和半导体基板41的功能。连接电极48的宽度W2优选设定为与贯通电极43同等长度或比其短，例如40μm～10μm程度。连接电极48的深度只要是不贯通半导体基板41的程度即可，例如50μm～100μm程度。另外，连接电极48可由与导电图案45一体形成的金属膜形成。进而，导电材料埋入连接孔47而形成连接电极48。
经由连接电极48而电气连接导电图案45和半导体基板41，从而在导电图案45和半导体基板41之间产生的寄生电容可被降低。进而，通过将半导体基板41与固定电位(接地电位或电源电位)连接，从而可防止半导体基板41的电位变化。进而也可提高半导体基板41的密封效果。
贯通电极43的端部与上述第一实施方式相同，从覆盖半导体基板41的绝缘膜42的上面突出外部，形成外部电极(焊盘)。贯通电极43突出外部的厚度是例如数μm～数十μm程度。由贯通电极43形成突出外部的外部电极从而将贯通电极43埋入焊料等接合材料，有提高两者的连接可靠性的优点。
参照图7(B)说明其他实施方式的电路基板40B的结构。电路基板40B的基本结构是与上述电路基板40A同样的，其不同点是在贯通孔46中设有凹部49。在此，贯通孔46的上端部附近的内壁凹陷而形成凹部49。凹部49凹陷的深度是数μm程度。设置凹部49使贯通孔46能够在局部上宽而形成樽状。因此，贯通孔46和贯通电极43之间产生锚固效应，能够提高两者的连接强度，防止贯通电极43从贯通孔46分离。
参照图7(C)说明上述的电路基板40A作为插层使用的安装结构。在此，作为LSI的半导体元件50经由电路基板40A安装在安装基板30上，构成电路模块。
半导体元件50形成规定的电气回路，在背面形成的电极经由焊料等接合材料51而面朝下地安装在电路基板40A上。半导体元件50和电路基板40两者都由硅构成，所以即使外部环境温度变化，连接两者的接合材料51上几乎没有热应力作用。因此，接合材料51对热应力的连接可靠性是非常高的。
如上所述，贯通电极43的上端部从覆盖半导体基板41的上面的绝缘膜42的上面向上方突出数μm程度。因此，通过在贯通电极43的上部突出的端部埋入接合材料51能够使得两者的连接可靠性变得非常高。
在电路基板40A的背面形成的导电图案45经由焊料等接合材料52与形成在安装基板30的上面的导电路31连接。另外，与连接电极48连续形成的导电图案45也经由接合材料52与导电路31连接。因此，能够经由连接电极48、导电图案45、接合材料52和导电路31而将半导体基板41与外部的固定电位(接地电位或电源电位等)连接。
下面参照图8说明上述电路基板40A的制造方法。图8的各图是制造工序中的电路基板的剖面图。
参照图8(A)，首先，通过干蚀刻半导体基板41而形成贯通孔46和连接孔47。在此，厚度是100μm～400μm程度的半导体基板41经由粘接层33而粘在支承基板34上，在该粘接状态下进行蚀刻。半导体基板41的上面由耐蚀刻掩模53被选择性地覆盖。即，形成贯通孔46和连接孔47的区域的掩模53被局部除去，形成开口部36、37。
在此，为形成贯通孔46而设置的开口部36比为形成连接孔47而设置的开口部37大。具体地，开口部36的宽度W1例如是40μm左右，开口部37的宽度W2例如是20μm左右。自宽度窄的开口部37进行的蚀刻的速度比开口部36慢。因此，进行蚀刻直到自开口部36形成贯通半导体基板41的贯通孔46，则自开口部37进行的蚀刻在半导体基板41的途中停止。这样，深度不同的贯通孔46和连接孔47可由一次的干蚀刻形成。
本工序中，直到覆盖半导体基板41的背面的绝缘膜42被局部除去为止进行蚀刻。这样，在后面的工序中，可使贯通电极43突出外部(参照图8(D))。
干蚀刻中使用的气体可与上述的第二实施方式相同。即，可用相同的蚀刻气体对半导体基板41和绝缘膜42进行蚀刻。进而，也可根据组成来使用不同的蚀刻气体。另外，也可通过在半导体基板41的下部进行过蚀刻，来形成图7(B)所示的凹部49。本工序的蚀刻工序结束后，掩模53从半导体基板41剥离。
参照图8(B)，其次，在贯通孔46和连接孔47的内壁和半导体基板41的上面形成硅氧化膜或硅氮化膜构成的绝缘膜42。之后，由蚀刻工序等除去覆盖连接孔47的底部的绝缘膜42。
参照图8(C)，其次，在也包含贯通孔46和连接孔47的内壁的半导体基板41的上面形成金属膜，通过构图该金属膜来形成导电图案45。上述金属膜与第二实施方式同样可由势垒膜、籽晶膜和镀敷膜形成。在此是由形成在贯通孔46的内壁上的金属膜形成贯通电极43的，但是也可由埋入贯通孔46的导电材料形成贯通电极43。另外，是由埋入连接孔47的导电材料形成连接电极48的，但是也可由形成在连接孔47的内壁上的金属膜形成连接电极48。上述工序结束后，半导体基板41从支承基板34剥离。
参照图8(D)，其次，从背面在整个面上干蚀刻绝缘膜42，直至贯通电极43的下端露出外部。由本工序，贯通电极43的下端从绝缘膜42的下面突出外部1μm～4μm程度。
由本工序制造具有突出外部的贯通电极43的电路基板40A(参照图7(A))。
本实施方式中，可通过使贯通电极43突出外部，从而形成微细的外部电极。因此，用于形成外部电极的镀敷膜的形成或选择性蚀刻等工序是不必的。因此，能够以简化的工序形成突出外部的微细的外部电极。
权利要求
1.一种半导体装置，其特征在于，具有形成在半导体基板的一主面上的有源区域、在厚度方向上贯通所述半导体基板而设置的贯通孔、以及形成在所述贯通孔内部与所述有源区域电气连接并且延伸至所述半导体基板的另一主面的贯通电极，其中，所述贯通电极的前端部从所述半导体基板的另一主面向外部突出。
2.如权利要求1所述的半导体装置，其特征在于，所述贯通电极形成在覆盖所述贯通孔的内壁的绝缘膜的表侧。
3.如权利要求1所述的半导体装置，其特征在于，在所述贯通孔的侧壁上设置凹部，所述贯通孔的孔径在局部上扩大。
4.如权利要求1所述的半导体装置，其特征在于，所述贯通孔在所述半导体基板的一主面侧孔径扩大。
5.如权利要求1所述的半导体装置，其特征在于，多个所述半导体装置在厚度方向层叠，下层的所述半导体装置的所述贯通孔在所述下层的半导体基板的一主面侧孔径扩大，上层的所述半导体装置上设置的所述贯通电极的下端与所述下层的半导体基板的贯通孔电气连接。
6.一种半导体装置的制造方法，其特征在于，具有如下工序在半导体基板的一主面上形成有源区域；由绝缘膜覆盖所述半导体基板的另一主面；形成贯通所述半导体基板到达所述绝缘膜的贯通孔；在所述贯通孔内部形成与所述有源区域电气连接的贯通电极；除去所述绝缘膜直至所述贯通电极的前端部突出外部。
7.如权利要求6所述的半导体装置的制造方法，其特征在于，所述贯通孔通过蚀刻所述半导体基板形成，所述贯通孔贯通所述半导体基板后通过进一步过蚀刻来局部扩大所述贯通孔的孔径。
8.如权利要求6所述的半导体装置的制造方法，其特征在于，所述贯通孔的内壁由绝缘膜覆盖，在所述绝缘膜的表侧形成所述贯通电极。
9.如权利要求6所述的半导体装置的制造方法，其特征在于，所述半导体基板和所述绝缘膜由不同的蚀刻气体蚀刻。
10.一种电路基板，其特征在于，具有半导体基板、形成在所述半导体基板的一主面上的导电图案、以及与所述导电图案电气连接并贯通所述半导体基板延伸到另一主面的贯通电极，其中，所述贯通电极的前端部从所述半导体基板的另一主面突出外部。
11.如权利要求10所述的电路基板，其特征在于，具有延伸到所述半导体基板的厚度方向途中并将所述导电图案和所述半导体基板电气连接的连接电极。
12.一种电路基板的制造方法，其特征在于，具有如下工序准备一主面由绝缘膜覆盖的半导体基板；形成贯通所述半导体基板并到达所述绝缘膜的贯通孔；在所述半导体基板的另一主面上形成导电图案，在所述贯通孔内部形成与所述导电图案电气连接的贯通电极；除去所述绝缘膜直至所述贯通电极的前端部突出外部。
13.如权利要求12所述的电路基板的制造方法，其特征在于，在所述形成贯通孔的工序中，形成在所述半导体基板的厚度方向上延伸到途中的连接孔，在所述形成贯通电极的工序中，在所述连接孔内部形成将所述导电图案和所述半导体基板电气连接的连接电极。
全文摘要
本发明涉及一种半导体装置及其制造方法，以及电路基板及其制造方法。该半导体装置能够提高与焊料等接合材料的连接可靠性。本发明的半导体装置(10A)中在半导体基板(11)的上面形成有源区域(20)，该有源区域由埋有氧化物的沟槽(24)包围。另外，与有源区域电气连接的贯通电极(16)从半导体基板的上面延伸到背面。在此，贯通电极(16)的下端从覆盖半导体基板(11)的背面的绝缘膜(27)向下方突出。因此，使用焊料等接合材料而安装半导体装置(10A)时将突出外部的贯通电极(16)埋入接合材料，提高连接可靠性。
文档编号H01L23/488GK1925147SQ200610125690
公开日2007年3月7日 申请日期2006年8月31日 优先权日2005年8月31日
发明者梅本光雄 申请人:三洋电机株式会社