专利名称：非易失性存储器以及非易失性存储器的制造方法
技术领域：
本发明涉及一种非易失性存储器以及非易失性存储器的制造方法，更具体地，涉及一种能够使非易失性存储器具有高集成度以及高可靠性和足够的运行速度的非易失性存储器及其制造方法。
背景技术：
非易失性存储器可以具有较小的存储单元(cell)，其可以具有较快的擦除/记录能力以及长时间的数据存储能力。在多种产品(例如个人数字助理(PDA)、数码相机、个人通信系统(PCS)、智能卡和/或类似设备)中，非易失性存储器可以替代动态随机存取存储器(DRAM)。
NOR闪速(flash)EEPROM可以是非易失性存储器，其中沟道和源/漏结形成为隐埋(buried)扩散区。隐埋扩散区可以掺杂有高浓度的杂质(例如BN+(隐埋N+)区)。沟道可以在形成浮置栅极和控制栅极的区域内的衬底中形成。通过在BN+区中加速电子以及将所加速的电子注入到浮置栅极中，可以存储数据。
图3是非易失性存储器的截面图。如图3所示，通过在半导体衬底300的预定区域(例如源/漏结)中注入高浓度的杂质离子，可以形成隐埋扩散区302(例如BN+(隐埋N+)区)。栅极绝缘层304可以在半导体衬底300的表面上形成。
浮置栅极306可以形成为使得部分隐埋扩散区302与浮置栅极306重叠。绝缘层308可以形成在浮置栅极306和隐埋扩散区302上。多晶硅层310可以形成在绝缘层308上。多晶硅层310可以被图案化并且被处理以形成控制栅极。沟道可以形成在浮置栅极306与控制栅极310下面的半导体衬底300中。通过经隐埋扩散区302加速电子并且经沟道将加速的电子注入到浮置栅极306中，可以存储数据。
通过在隐埋扩散区302中加速电子并且使加速的电子经过沟道，非易失性存储器可以存储数据。较大面积的隐埋扩散区302会使隐埋扩散区302中电子加速度较大。隐埋扩散区302中较大的电子加速度会使存储器具有更快的运行速度和更高的可靠性。为了具有非易失性闪速存储器中存储单元运行速度所需的足量电子，隐埋扩散区302应具有足够大的面积。在高度集成的半导体器件中，只有有限的面积用以形成足够大的隐埋扩散区302。
发明内容
本发明提供一种非易失性存储器以及非易失性存储器件的制造方法。在本发明中，高度集成的非易失性存储器可以具有高可靠性和足够的运行速度。
本发明的非易失性存储器包括半导体衬底，其具有在该半导体衬底中形成的沟槽；隐埋扩散区，其形成在该沟槽一侧的半导体衬底中；栅极绝缘层，其形成在该衬底上；浮置栅极，其可以形成在该栅极绝缘层上，并且与该隐埋扩散区的至少一部分重叠；绝缘层，其形成在该栅极绝缘层和该浮置栅极上；以及控制栅极，其形成在该绝缘层上。
本发明的非易失性存储器的制造方法包括在半导体衬底中形成沟槽；在该沟槽的一侧形成隐埋扩散区；在该衬底上形成栅极绝缘层；在该栅极绝缘层上形成浮置栅极，并且该浮置栅极与该隐埋扩散区的至少一部分重叠；在该栅极绝缘层和该浮置栅极上形成绝缘层；以及在该绝缘层上形成控制栅极。
通过注入杂质离子然后扩散所述杂质离子，可以形成隐埋扩散区。使用倾斜离子注入可以进行离子注入。可以沿沟槽的表面形成控制栅极。
图1A至图1F示出根据本发明实施例的制造非易失性存储器的平面示意图；图2A至图2F示出根据本发明实施例的制造非易失性存储器的截面图；图3示出非易失性存储器的截面图。
具体实施例方式
图1D至图1F以及图2D至图2F示出根据本发明实施例的非易失性存储器。实施例涉及非易失性存储器中的NOR闪速EEPROM器件。图2A至图2D分别是图1A沿着IIA-IIA’线、图1B沿着IIB-IIB’线、图1C沿着IIC-IIC’线以及图1D沿着IID-IID’线的截面图，图2E和图2F分别是图1E沿着IIE-IIE’线和图1F沿着IIF-IIF’线的截面图。
沟槽100a可以形成在P型半导体衬底100中。隐埋扩散区121(例如BN+区)可以形成在沟槽100a一侧的衬底100中。栅极绝缘层130可以形成在衬底100(例如形成沟槽100a处)的表面上。浮置栅极140可以形成在沟槽100a之间的栅极绝缘层130上。绝缘层150可以形成在沟槽100a的表面、浮置栅极140以及衬底100的表面上。控制栅极160可以形成在绝缘层150和浮置栅极140上。控制栅极160可以与浮置栅极140重叠。
与浮置栅极140和控制栅极160二者均重叠的衬底100的区域(area)可以作为沟道。控制栅极160可以形成在邻近沟道上方的沟槽100a处。覆盖(cap)氧化物层170可以形成在控制栅极160上。间隔氧化物层180可以形成在控制栅极160的一侧。
擦除栅极线(erase gate line)200可以形成在相邻的控制栅极160之间。擦除栅极线200可以被第一层间绝缘层190包围。第二层间绝缘层210和位线220可以形成在衬底100的表面上。栅极线200可以布置在与控制栅极160相同的方向。位线220可以布置为垂直于控制栅极160。
在实施例中，由于BN+区121(其可以是数据存储区)可以形成在沟槽100a一侧的衬底100中，所以即使存储单元的面积较小，基于沟槽100a的深度BN+区121的面积也是充足的。在实施例中，可以在具有较高集成度的半导体器件中得到运行存储单元所需的足量电子。
如图1A和图2A所示，掩模图案110可以形成在半导体衬底100上。通过蚀刻经由掩模图案110而暴露(expose)的衬底100，沟槽100a可以形成在衬底100中。通过使用掩模图案110作为蚀刻掩模的蚀刻工艺，可以将衬底100蚀刻为大约1500埃的厚度。根据本实施例，沟槽100a可以形成为具有大约1500埃的深度。在本实施例中，沟槽100a的深度可以基于存储单元运行所需的预期的电子量。
根据本实施例，半导体衬底100可以是具有P阱(未示出)的P型衬底或N型衬底。N+杂质120可以被离子注入到沟槽100a一侧的衬底100中。在本实施例中，离子注入可以通过倾斜离子注入来实现。
如图1B和图2B所示，通过退火可以扩散杂质120，以在沟槽100a的一侧形成隐埋扩散区121(例如BN+区121)。掩模图案110可以被去除。
在该实施例中，在形成沟槽100a之后，通过在沟槽100a的侧壁上进行离子注入，BN+区121形成在衬底100中。在该实施例中，在数据存储操作中，根据沟槽100a的深度控制BN+区121的电子加速度。在本实施例中，由于使用沟槽100a形成BN+区121，所以在较小的存储器单元(例如可以实现高度集成的存储器)中，BN+区121可以较大。
如图1C和图2C所示，栅极绝缘层130可以形成在衬底100的表面上。第一多晶硅层可以沉积在栅极绝缘层130上。通过对第一多晶硅层进行图案化，浮置栅极140可以形成在沟槽100a之间的衬底100上。在本实施例中，栅极绝缘层130可以由氧化物层形成。
如图1D和图2D所示，绝缘层150可以形成在衬底100的表面上。第二多晶硅层可以沉积在绝缘层150上。通过对第二多晶硅层进行图案化，控制栅极160可以沿沟槽100a形成。绝缘层150可以形成在衬底100、沟槽100a以及浮置栅极140上。在该实施例中，绝缘层150可以包括氧化物/氮化物/氧化物(ONO)层、氮化物层和/或氧化物层的至少其中之一。
如图1E和图2E所示，覆盖氧化物层170可以形成在控制栅极160上。间隔氧化物层180可以形成在控制栅极160和覆盖氧化物层170的侧壁上。第一层间绝缘层190可以形成在衬底100的表面上。通过对第一层间绝缘层190进行图案化，孔190a可以形成在控制栅极160之间的第一层间绝缘层190中。擦除栅极线200可以形成在孔190a内部。
如图1F和图2F所示，第二层间绝缘层210可以形成在衬底100的表面上。位线220可以形成在第二层间绝缘层210上。
在该实施例中，非易失性存储器可以包括在衬底中形成的沟槽以及在该沟槽侧壁形成的隐埋扩散区。隐埋扩散区可以通过离子注入工艺形成。根据本实施例，无论存储单元大小如何，通过控制沟槽的深度可以得到存储单元运行所需的电子量，从而能够实现存储器件的高集成度。
对本领域技术人员显而易见的是，可以对本发明实施例做出各种修改和变化。因而本发明旨在涵盖所附权利要求书限定的保护范围内的所有修改和变化。
权利要求
1.一种装置，包括半导体衬底；沟槽，其形成在该半导体衬底中；以及隐埋扩散区，其形成在该沟槽一侧的半导体衬底中。
2.如权利要求1所述的装置，其中该装置是非易失性存储器。
3.如权利要求1所述的装置，其中包括在该半导体衬底上形成的栅极绝缘层。
4.如权利要求3所述的装置，其中包括在邻近该沟槽的栅极绝缘层上形成的浮置栅极。
5.如权利要求4所述的装置，其中包括在该栅极绝缘层和该浮置栅极上形成的绝缘层。
6.如权利要求5所述的装置，其中包括在该绝缘层上形成的控制栅极。
7.如权利要求6所述的装置，其中该控制栅极是沿该沟槽形成的。
8.如权利要求1所述的装置，其中该半导体衬底是P型，而该隐埋扩散区是N型。
9.一种方法，包括在半导体衬底中形成沟槽；以及在该沟槽一侧的半导体衬底中形成隐埋扩散区。
10.如权利要求9所述的方法，其中该方法包括制造非易失性存储器。
11.如权利要求9所述的方法，其中包括在该半导体衬底上形成栅极绝缘层。
12.如权利要求11所述的方法，其中包括在邻近该沟槽的栅极绝缘层上形成浮置栅极。
13.如权利要求12所述的方法，其中包括在该栅极绝缘层和该浮置栅极上形成绝缘层。
14.如权利要求13所述的方法，其中包括在该绝缘层上形成控制栅极。
15.如权利要求14所述的方法，其中沿该沟槽形成该控制栅极。
16.如权利要求9所述的方法，其中通过注入杂质离子并且扩散所述杂质离子形成该隐埋扩散区。
17.如权利要求16所述的方法，其中通过倾斜离子注入来进行离子注入。
18.如权利要求9所述的方法，其中该半导体衬底是P型，而该隐埋扩散区是N型。
全文摘要
本发明公开一种非易失性存储器以及非易失性存储器的制造方法，其中非易失性存储器包括具有多个沟槽的半导体衬底。隐埋扩散区可以形成在沟槽一侧的衬底中。栅极绝缘层可以形成在该衬底的表面上。浮置栅极可以形成在沟槽之间的栅极绝缘层上。绝缘层可以形成在该栅极绝缘层和该浮置栅极上。控制栅极可以形成在该绝缘层上。
文档编号H01L21/8247GK1988161SQ200610171250
公开日2007年6月27日 申请日期2006年12月21日 优先权日2005年12月21日
发明者朴盛羲 申请人:东部电子股份有限公司