专利名称：金属氧化物半导体元件和半导体结构的制作方法
技术领域：
本发明是有关于一种半导体元件，且特别是有关于一种金属氧化物半导体(metal-oxide-semiconductor，以下可简称MOS)的结构和制造方法。
背景技术：
随着晶体管尺寸的微缩，为了控制短沟道特性，减少垂直接面深度及抑制掺杂物侧向的扩散就变得更具有挑战性，特别是，当源极和漏极间的距离特别短的时候，掺杂物的扩散会导致漏电流显著的增加，因此，掺杂物扩散距离的控制变的非常的重要。
为了减少掺杂物扩散距离，需要减少扩散制程的时间，而为了减少扩散制程的时间，现今已发展出许多减少退火时间的制程，举例来说，现已采用尖峰退火(spike anneal)和表面退火(flashanneal)取代传统的热退火制程，另外，现更开发出更短制程时间的激光退火(laser annealing)，此外，使用低温制程以减少热预算亦可减少掺杂物的扩散距离。
另一种常用的减少掺杂物扩散效应的方法是为形成袋型区域(pocket region)，如此，可形成具有陡峭轮廓的轻掺杂源极/漏极区(light doped source/drain，以下可简称LDD)，然而，随着MOS元件变的愈来愈小，需要重袋型掺杂(heavy pocket doping)，当源极和漏极侧的袋型区域太靠近时，即使非常小的杂质扩散亦会导致源极和漏极间显著的漏电流，因此，MOS元件不能有效的关闭。
发明内容
根据上述问题，本发明的目的是为提供一结构和方法，可减少LDD区和袋型区的掺杂物的扩散。
本发明提供一种金属氧化物半导体(MOS)元件，包括一半导体基底和一栅极堆叠位于半导体基底上方。一间隙壁衬层位于栅极堆叠的侧壁，且间隙壁衬层具有一部分位于基底上方。一间隙壁位于间隙壁衬层上方，其中间隙壁具有实质上大于300MPa的应力。
本发明所述的金属氧化物半导体元件，该间隙壁衬层具有大体上小于40埃的厚度。
本发明所述的金属氧化物半导体元件，该间隙壁中的应力是为压应力。
本发明所述的金属氧化物半导体元件，更包括掺杂有锑(Sb)的轻掺杂源极/漏极区。
本发明所述的金属氧化物半导体元件，该间隙壁包括氮化硅，且其中硅原子数相对于氮原子数的比例大体上大于0.75。
本发明所述的金属氧化物半导体元件，该间隙壁更包括氧。
本发明所述的金属氧化物半导体元件，该间隙壁中的应力是为张应力。
本发明所述的金属氧化物半导体元件，更包括一包括硼的轻掺杂源极/漏极区和一包括磷的袋型区。
本发明所述的金属氧化物半导体元件，该间隙壁包括氮化硅，且其中硅原子数相对于氮原子数的比例大体上小于0.75。
本发明另提供一种半导体结构，包括一半导体基底和一NMOS元件，包括一第一栅极堆叠位于半导体基底上方；一第一间隙壁衬层位于第一栅极堆叠的侧壁，且具有一部分位于基底上方；一第一间隙壁，具有第一应力，位于第一间隙壁衬层上方；及一PMOS元件，其中PMOS元件包括一第二栅极堆叠位于半导体基底上方；一第二间隙壁衬层位于第二栅极堆叠的侧壁，且具有一部分位于基底上方；一第二间隙壁，具有第二应力，位于第二间隙壁衬层上方，其中第一间隙壁和第二间隙壁实质上具有不同的组成。
本发明所述的半导体结构，该第一间隙壁衬层和该第二间隙壁衬层具有大体上小于40埃的厚度。
本发明所述的半导体结构，该第一间隙壁包括第一氮化硅，且该第二间隙壁包括第二氮化硅，且其中该第一氮化硅的硅原子数相对于氮原子数的比例大体上大于0.75，且其中该第二氮化硅的硅原子数相对于氮原子数的比例大体上小于0.75。
本发明所述的半导体结构，该第一间隙壁包括氮氧化硅，且该第二间隙壁包括氮化硅。
本发明所述的半导体结构，该第一应力和该第二应力的强度是大体上大于300MPa。
本发明所述的半导体结构，该该第一应力和该第二应力的差距是大体上大于500MPa。
本发明另又提供一种半导体结构，包括一半导体基底；一NMOS元件，包括一第一栅极堆叠位于半导体基底上方；一第一间隙壁衬层位于第一栅极堆叠的侧壁，且具有一部分位于基底上方；一第一间隙壁位于第一间隙壁衬层上方，其中第一间隙壁是为第一氮化硅，且第一氮化硅的硅的原子数相对于氮的原子数具有一第一比例；及一PMOS元件，其中PMOS元件包括一第二栅极堆叠位于半导体基底上方；一第二间隙壁衬层位于第二栅极堆叠的侧壁，且具有一部分位于基底上方；一第二间隙壁，位于第二间隙壁衬层上方，其中第二间隙壁是为第二氮化硅，且第二氮化硅的硅的原子数相对于氮的原子数具有一第二比例，其中第一比例实质上大于第二比例。
本发明所述的半导体结构，该第二间隙壁较该第一间隙壁有较大的张力，且其中该第一间隙壁具有第一应力，该第二间隙壁具有第二应力，该第一应力和该第二应力的差是大体上大于500MPa。
本发明所述的半导体结构，该第一间隙壁衬层和该第二间隙壁衬层皆具有大体上小于40埃的厚度。
本发明所述的半导体结构，该第一比例实质上大于0.75，该第二比例实质上小于0.75。
本发明所述的半导体结构，该第一间隙壁较该第二间隙壁有更多的氧。
本发明所述的金属氧化物半导体元件和半导体结构，可分别于LDD区和袋型区产生局部应力，抑制了LDD区和袋型区掺杂物的扩散，减少了源极和漏极间的漏电流。
图1至图3是显示应力薄膜和掺杂物扩散长度的关系。
图4揭示基底中受间隙壁应力影响的区域。
图5至图10是显示本发明一较佳实施例中间制程的剖面图。
图11揭示具有应力间隙壁的NMOS元件的临界电压和具有无应力间隙壁的NMOS元件的临界电压的比较。
图12揭示具有应力间隙壁的PMOS元件的临界电压和具有无应力间隙壁的PMOS元件的临界电压的比较。
具体实施例方式
以下将以实施例详细说明作为本发明的参考，且范例是伴随着图式说明的。在图式或描述中，相似或相同的部分是使用相同的图号。在图式中，实施例的形状或是厚度可扩大，以简化或是方便标示。图式中各元件的部分将以分别描述说明，值得注意的是，图中未绘示或描述的元件，可以具有各种本领域技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并用以限定本发明。
根据菲克第二定律(Fick′s Second Law)，掺杂物的扩散距离是和(Dt)1/2成正比，其中D是为扩散指数，而t是扩散时间，扩散指数D可更进一步以下列公式表示D＝D0e(-ΔG/KT)其中D0是本征扩散指数(intrinsic diffusion index)，G是吉布斯自由能(Gibbs free energy)，而T是绝对温度。根据上述公式可得以下论据，低热预算制程可减短扩散距离，其中低热预算制程可包括较短扩散(退火)时间和较低(退火)扩散温度。
菲克第二定律亦指出扩散距离是和吉布斯自由能相关，因此，亦可以通过增加掺杂物的吉布斯自由能减少扩散长度，另外，更进一步的研究发现吉布斯自由能是和掺杂物本身的材料的应力相关，因此，可推得以下结论扩散距离和应力相关。
掺杂物的扩散机制包括两种，其一为空位机制(vacancymechanism)，另一为空隙机制(interstitial mechanism)，而不同的掺杂物会依不同的扩散机制进行扩散，且应力对于不同掺杂物扩散的影响是为不同的。
图1至图3是显示应力如何影响锑(Sb)的扩散行为，图1揭示本发明一实施例的剖面图，一硅基底10包括一区域A和一区域B，一厚度约为400埃的氧化层12是形成于区域A中的基底10上，一具有内部张应力的氮化层14是形成于基底10上方，位于区域A和区域B上方的部分氮化层14是分别标示为14A和14B。
图2是显示硅基底10中的应力，其中图2中的X轴是对应于图1中的X轴，而X轴是显示从区域A和区域B界面(虚线)延伸的侧向距离。当氮化层14B直接位于区域B顶部，区域B是具有压应力，相对的，当硅区域A和氮化层14A间形成有400埃的氧化层12时，硅区域A(以下简称为区域A)是具有张应力。在一般的情形下，若是氧化层12的厚度减少，区域A中的张应力会减小，通过持续的减少氧化层12的厚度，可使区域A中的应力最后成为压应力。请注意，若是氧化层12的厚度固定，而氮化层14A中的张应力增加，亦可得到相同的结果。因此，为于区域A中有效的产生一应力，氧化层12的厚度较佳为薄的，或是氮化层14A较佳具有高应力，或是氧化层的厚度为薄且同时氮化层具有高应力，区域A中所产生的应力是和其上氮化层14A的应力相反。
图3是显示应力和扩散长度的关系，X轴是为氮化层14A和氮化层14B在有应力下的曲率R，小的曲率是代表大的压应力，而大的曲率是代表小的压应力。Y轴是标示接面深度，其反应Sb于区域A和区域B中的扩散长度，图示的线18和20分别反应出区域A和区域B的扩散长度。比较线18和20可得知压应力(线20)是导致Sb较长的扩散长度，而张应力会导致较短的扩散长度，另外，线20是指出随着压应力的增加(亦为随着曲率的减少)，区域B中的扩散长度是增加，由线18可得知当氮化层14A中的应力变的更具有压应力时(此时曲率R变的更小，虽然氮化层14A中的应力可能是张应力)，Sb的扩散长度是增加。
由图1至图3可得到以下结论压应力会助长Sb的扩散，而张应力会减低Sb的扩散，因此，为减少扩散长度，区域A中较佳为具有张应力，亦即，氮化层14A需具有压应力。在压应力下Sb的扩散一般是采用空位机制(vacancy mechanism)。
然而硼(B)和磷(P)是显示出不同的表现，硼和磷在张应力下是具有较大的扩散长度，而在压应力下是具有较小的扩散长度。硼和磷的扩散可能采用空隙机制(interstitial mechanism)。
在本发明的较佳实施例中，是将上述讨论的结果使用于形成栅极间隙壁，为了解间隙壁中应力的影响，发明人进行一模拟，其结果是如图4所示。由图4可得知间隙壁22中的应力是会造成大体上局限于区域24的局部应力，此区域24是为在对应间隙壁22下一小区域。在一示范性的模拟结果中，区域24的深度D约为200埃，而此深度是和使用60nm技术形成的MOS元件袋型区域的深度相似，请注意LDD区域通常较袋型区域为浅，因此，LDD区域是大致上位于区域24中，另外，局部应力对于非位于间隙壁22下的区域影响力较小。
根据上述分析，以下提供本发明一较佳实施例，并揭示此较佳实施例的中间制程，请注意，在本发明各图示和各实施例中，相似的单元是使用相似的标号。
图5揭示一基底30包括两个区域，其中一区域100是形成PMOS元件，另一区域200是形成NMOS元件，而浅沟槽绝缘(shallow trench isolation，以下可简称STI)是隔绝两元件区域。一包括栅极介电层104和栅极106的栅极堆叠是形成于PMOS区域100中，相类似的，一包括栅极介电层204和栅极206的栅极堆叠是形成于NMOS区域200中，其中栅极介电层104和204较佳为具有高介电常数值(k值)，基底30较佳为块状硅(bulk silicon)，但是本发明亦可使用其它常用的材料和结构，例如SiGe和绝缘层上有硅(silicon-in-insulator，以下可简称SOI)。
图6和图7揭示形成PMOS和NMOS元件的轻掺杂源极/漏极区，请参照图6，形成一光致抗蚀剂107罩幕住PMOS区域100，接着，将例如磷、锑和砷的N型掺杂物注入NMOS区域200，其中N型掺杂物较佳为锑，LDD区208是大体上邻接栅极206的边缘形成，且LDD区的深度较佳小于200埃。袋型区域210较佳是由倾斜注入制程所形成，以比LDD区208更进一步延伸到栅极206下方。在本发明的较佳实施例中，袋型区域210包括例如硼、铟或是相类似的P型掺杂物。之后，移除光致抗蚀剂层107。
相类似的，图7亦揭示形成LDD区域108和袋型区域110。形成一光致抗蚀剂207覆盖NMOS区域200，并且之后PMOS的LDD区域108是通过注入P型掺杂物于PMOS区100中形成，其中P型掺杂物较佳为硼。袋型区域110较佳是由倾斜注入制程所形成，以比LDD区108更进一步延伸到栅极下方。在本发明较佳实施例中，袋型区域110是包括例如磷、锑、砷或相似材料的N型掺杂物，更佳者，袋型区域110是以注入磷形成，而LDD区108是以注入硼形成。之后，移除光致抗蚀剂层207。
接着，如图8所示，毯覆性的形成一衬层114，衬层114较佳为具有薄的厚度，例如约小于40埃，更佳者，衬层的厚度约小于20埃。在本发明的较佳实施例中，衬层114是为一衬氧化物，而此衬氧化物是可使用低压化学气相沉积法(low pressure chemicalvapor deposition，以下可简称LPCVD)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition，以下可简称RTCVD)、原子层气相沉积法(atomic layer chemical vapordeposition，以下可简称ALCVD)，或相似的技术所形成。
一间隙壁层116是形成于衬层114上，较佳者，间隙壁层116包括位于区域100的间隙壁层部分116A和位于区域200的间隙壁层部分116B，在本发明较佳实施例中，间隙壁层部分116A具有张应力，张应力较佳约大于300MPa，更佳者，张应力是约大于500MPa，相对的，间隙壁层部分116B具有压应力，压应力较佳约大于300MPa，更佳者，压应力是约大于500MPa。在本发明的另一实施例中，两个间隙壁层部分116A和116B皆具有压应力，其中间隙壁层部分116A中的应力是小于间隙壁层部分116B中的应力，而其中间隙壁层部分116A和116B的应力差较佳约大于500MPa。在本发明的又另一实施例中，两个间隙壁层部分116A和116B皆具有张应力，其中间隙壁层部分116A中的应力是大于间隙壁层部分116B中的应力，而其中间隙壁层部分116A和116B的应力差较佳约大于500MPa。
衬层114和间隙壁层116是可使用一般常用的技术形成，例如等离子辅助化学气相沉积法(plasma enhanced chemical vapordeposition，以下可简称PECVD)、低压化学气相沉积法(LPCVD)、次大气压化学气相沉积(sub-atmospheric chemical vapordeposition，以下可简称SACVD)等技术。在此较佳实施例中，两个间隙壁层部分116A和116B皆包括氮化硅，但是两者的应力不同，如此技术中所熟知的，上述的特征可以通过在形成间隙壁层部分116A和116B时分别使用不同的方法和/或不同的制程条件达成，在一实施范例中，间隙壁层部分116A是采用原子层气相沉积法(ALCVD)形成，而间隙壁层部分116B是采用低压化学气相沉积法(LPCVD)形成。另外，间隙壁层部分116A和116B的不同应力亦可采用以下方式达成毯覆性的形成一氮化硅层(间隙壁层)116，且之后对于间隙壁层部分116A和116B的一进行紫外光照射固化(UV curing)，或是对于间隙壁层部分116A和116B之一进行离子注入，以调整其应力，而产生间隙壁层部分116A和116B的应力差。在另一实施范例中，间隙壁层部分116A和116B是包含不同的材料，例如氮化物、氮氧化物、碳化物、以氧为基础的低介电材料(k＜3.0)或是相类似的材料，并且间隙壁层部分116A和116B是分开制作。
间隙壁层部分116A和116B较佳具有不同的组成，如此，其所产生的应力是为不同。一般来说，富含氮的氮化物较富含硅的氮化物或是富含氧的氮化物有较高的张应力，因此，为形成具有高压应力或是低张应力的氮化硅层(间隙壁层部分)116B，间隙壁层部分116B较佳为具有高浓度硅所组成的氮化硅，例如SixN，X约大于0.75。如此技术所熟知的，富含硅的氮化层可以通过调整制程条件形成，举例来说，可于CVD制程中，增加硅烷(silane)的流量，和/或减少氨气的流量，此外，可使用氧气作为反应气体之一，以形成氮氧化物。在所产生的结构中，间隙壁层部分116B包含氧，而间隙壁层部分116A不含氧，或是可至少产生一结构，其中间隙壁层部分116B的氧含量较间隙壁层部分116A氧含量高。
相对的，为形成具有高张应力或是低压应力的间隙壁层部分116A，间隙壁层部分116A较佳为具有高浓度氮所组成的氮化物，例如SixN，X约小于0.75，富含氮的氮化层可以通过调整制程条件形成，举例来说，于CVD制程中减少硅烷(silane)的流量，和/或增加氨气的流量。
图9是揭示通过分别图形化PMOS区域100和NMOS区域200中的衬层114和间隙壁层116，形成栅极间隙壁118和218，其中图形化的步骤可采用干蚀刻或是湿蚀刻，所产成的栅极间隙壁118包括衬层部分120和间隙壁部分122，另外，栅极间隙壁218包括衬层部分220和间隙壁部分222。
图10揭示于PMOS区域100和NMOS区域200中分别形成深源极/漏极区136和236。在离子注入步骤中，PMOS区域100是以光致抗蚀剂134遮罩，而通过注入N型掺杂物形成深源极/漏极区236。之后，移除光致抗蚀剂134。类似于上述步骤，形成光致抗蚀剂(未绘示)遮罩NMOS区域200，而通过注入P型掺杂物形成深源极/漏极区136，在另一实施例中，SiGe应力产生(stressor)结构(未绘示)可形成于PMOS元件的源极/漏极区136中。
接下来，较佳可进行一退火步骤，以活化注入的区域，在本发明较佳实施例中，是使用短期间的退火方法，例如激光退火(laser annealing)、尖峰退火(spike annealing)或是快闪退火(flashing annealing)。在另一实施例中，亦可使用较长时间的热退火，理由为其对于掺杂物的扩散长度有较佳的控制。
为完成MOS元件的制作，硅化物区(未绘示)是形成于MOS元件源极/漏极和栅极暴露的表面上，接着，形成一蚀刻阻挡层(etching stop layer，以下可简称ESL，未绘示)和一层间介电层(inter-layer dielectric layer，以下可简称ILD，未绘示)。由于形成硅化物区、蚀刻阻挡层和层间介电层是为熟知的技术，因此，在此不详细描述。
在所产生的结构中，具有高张应力或是至少低压应力的间隙壁122是使LDD区108和/或袋型区110导致更多的压应力，而抑制LDD区108掺杂物的扩散，且可能的话，亦抑制袋型区110掺杂物的扩散。间隙壁222是具有高压应力或是至少低张应力，而导致LDD区和/或袋型区更大的张应力，因此，抑制LDD区208的扩散。衬层120和220的厚度为薄，如此，可分别于LDD区和袋型区有效的产生局部应力，LDD区和袋型区掺杂物扩散的抑制是可减少源极和漏极间的漏电流。
图11和图12分别揭示NMOS元件和PMOS元件的实验结果。图示中是显示线性临界电压(linear threshold voltage)和饱和临界电压(saturation threshold voltage)是为沟道长度(Lmask)的函数，其中线性临界电压是针对长沟道元件，而饱和临界电压是针对短沟道元件。请参照图11，线42和46是由具有无应力的间隙壁的NMOS元件得到，且线44和48是由压应力的间隙壁的NMOS元件得到。线42和44是显示线性临界电压，而线46和48是显示饱和临界电压。比较线42和线44(及线46和线48)，请注意通过形成压应力间隙壁，线性临界电压和饱和临界电压皆增加。
请参照图12，线52和56是由具有无应力的间隙壁的PMOS元件得到，且线54和58是由张应力的间隙壁的PMOS元件得到。线52和54是显示线性临界电压，而线56和58是显示饱和临界电压，比较线52和线54(及线56和线58)，请注意通过形成张应力间隙壁，NMOS元件的临界电压是减少，而PMOS元件的临界电压是增加。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下10硅基底12氧化层14、14A、14B氮化层22间隙壁118、218栅极间隙壁A、B、24区域30基底18、20、42、46、44、48、52、54、56、58线100PMOS区域104、204栅极介电层106、206栅极107、134光致抗蚀剂层108、208LDD区域110、210袋型区域114衬层116间隙壁层116A、116B部分间隙壁层120、220衬层部分
122、222间隙壁部分136、236深源极/漏极区200NMOS区域D深度
权利要求
1.一种金属氧化物半导体元件，其特征在于，该金属氧化物半导体元件包括一半导体基底；一栅极堆叠，位于该半导体基底上方；一间隙壁衬层位于该栅极堆叠的侧壁，且该间隙壁衬层具有一部分位于该基底上方；一间隙壁，位于该间隙壁衬层上方，其中该间隙壁具有实质上大于300MPa的应力。
2.根据权利要求1所述的金属氧化物半导体元件，其特征在于，该间隙壁衬层具有小于40埃的厚度。
3.根据权利要求1所述的金属氧化物半导体元件，其特征在于，该间隙壁中的应力是为压应力。
4.根据权利要求3所述的金属氧化物半导体元件，其特征在于，更包括掺杂有锑的轻掺杂源极/漏极区。
5.根据权利要求3所述的金属氧化物半导体元件，其特征在于，该间隙壁包括氮化硅，且其中硅原子数相对于氮原子数的比例大于0.75。
6.根据权利要求5所述的金属氧化物半导体元件，其特征在于，该间隙壁更包括氧。
7.根据权利要求1所述的金属氧化物半导体元件，其特征在于，该间隙壁中的应力是为张应力。
8.根据权利要求7所述的金属氧化物半导体元件，其特征在于，更包括一包括硼的轻掺杂源极/漏极区和一包括磷的袋型区。
9.根据权利要求7所述的金属氧化物半导体元件，其特征在于，该间隙壁包括氮化硅，且其中硅原子数相对于氮原子数的比例小于0.75。
10.一种半导体结构，其特征在于，该半导体结构包括一半导体基底；一NMOS元件，包括一第一栅极堆叠，位于该半导体基底上方；一第一间隙壁衬层位于该第一栅极堆叠的侧壁，且具有一部分位于该基底上方；一第一间隙壁，具有第一应力，位于该第一间隙壁衬层上方；及一PMOS元件，包括一第二栅极堆叠，位于该半导体基底上方；一第二间隙壁衬层位于该第二栅极堆叠的侧壁，且具有一部分位于该基底上方；一第二间隙壁，具有第二应力，位于该第二间隙壁衬层上方，其中该第一间隙壁和该第二间隙壁实质上具有不同的组成。
11.根据权利要求10所述的半导体结构，其特征在于，该第一间隙壁衬层和该第二间隙壁衬层具有小于40埃的厚度。
12.根据权利要求10所述的半导体结构，其特征在于，该第一间隙壁包括第一氮化硅，且该第二间隙壁包括第二氮化硅，且其中该第一氮化硅的硅原子数相对于氮原子数的比例大于0.75，且其中该第二氮化硅的硅原子数相对于氮原子数的比例小于0.75。
13.根据权利要求10所述的半导体结构，其特征在于，该第一间隙壁包括氮氧化硅，且该第二间隙壁包括氮化硅。
14.根据权利要求10所述的半导体结构，其特征在于，该第一应力和该第二应力的强度是大于300MPa。
15.根据权利要求10所述的半导体结构，其特征在于，该第一应力和该第二应力的差距是大于500MPa。
16.一种半导体结构，其特征在于，该半导体结构包括一半导体基底；一NMOS元件，包括一第一栅极堆叠，位于该半导体基底上方；一第一间隙壁衬层位于该第一栅极堆叠的侧壁，且具有一部分位于该基底上方；一第一间隙壁，位于该第一间隙壁衬层上方，其中该第一间隙壁是为第一氮化硅，且该第一氮化硅的硅的原子数相对于氮的原子数具有一第一比例；及一PMOS元件，包括一第二栅极堆叠，位于该半导体基底上方；一第二间隙壁衬层位于该第二栅极堆叠的侧壁，且具有一部分位于该基底上方；一第二间隙壁，位于该第二间隙壁衬层上方，其中该第二间隙壁是为第二氮化硅，且该第二氮化硅的硅的原子数相对于氮的原子数具有一第二比例，其中该第一比例实质上大于该第二比例。
17.根据权利要求16所述的半导体结构，其特征在于，该第二间隙壁较该第一间隙壁有较大的张力，且其中该第一间隙壁具有第一应力，该第二间隙壁具有第二应力，该第一应力和该第二应力的差是大于500MPa。
18.根据权利要求16所述的半导体结构，其特征在于，该第一间隙壁衬层和该第二间隙壁衬层皆具有小于40埃的厚度。
19.根据权利要求16所述的半导体结构，其特征在于，该第一比例实质上大于0.75，该第二比例实质上小于0.75。
20.根据权利要求19所述的半导体结构，其特征在于，该第一间隙壁较该第二间隙壁有更多的氧。
全文摘要
本发明提供一种金属氧化物半导体元件和半导体结构，包括一栅极堆叠位于半导体基底上方。一间隙壁衬层位于栅极堆叠的侧壁，且间隙壁衬层具有一部分位于基底上方。一间隙壁位于间隙壁衬层上方，PMOS元件的间隙壁较佳具有张应力，且NMOS元件的间隙壁较佳具有压应力。本发明所述的金属氧化物半导体元件和半导体结构，可分别于LDD区和袋型区产生局部应力，抑制了LDD区和袋型区掺杂物的扩散，减少了源极和漏极间的漏电流。
文档编号H01L27/092GK101087001SQ20071000335
公开日2007年12月12日 申请日期2007年2月2日 优先权日2006年6月5日
发明者黄健朝, 杨富量 申请人:台湾积体电路制造股份有限公司