非易失性存储器及其制造方法

专利名称：非易失性存储器及其制造方法
技术领域：
本发明涉及一种半导体元件，且特别涉及一种非易失性存储器及其制造 方法。
背景技术：
在各种存储器产品中，具有可进行多次数据的存入、读取或抹除等动作， 且存入的数据在断电后也不会消失的优点的非易失性存储器，已成为个人电 脑和电子设备所广泛采用的一种存储器元件。典型的可电抹除且可编程只读存储器以掺杂的多晶硅(polysilicon)制作 浮置栅极(floating gate)与控制栅极(control gate)。然而，当掺杂的多晶硅浮置 栅极层下方的隧穿氧化层有缺陷存在时，就容易造成元件的漏电流，影响元 件的可靠度。因此，在已知技术中，亦有采用电荷陷入层(charge trapping layer)取代多 晶硅浮置栅极，此电荷陷入层的材料例如是氮化硅。这种氮化硅电荷陷入层 上下通常各有 一层氧化硅，而形成氧化硅/氮化硅/氧化硅(oxide-nitride-oxide, 简称ONO)复合层。此种元件通称为硅/氧化硅/氮化硅/氧化硅/硅(SONOS)元 件，由于氮化硅具有捕捉电子的特性，注入电荷陷入层的中的电子会集中于 电荷陷入层的局部区域上。因此，对于隧穿氧化层中缺陷的敏感度较小，元 件漏电流的现象较不易发生。另 一方面，目前业界较常使用的非易失性存储器包括或非栅(NOR)型阵 列结构与与非栅(NAND)型阵列结构。由于与非栅(NAND)型阵列的非易失性 存储器结构是使各存储单元串接在一起，其集成度与面积利用率较或非栅 (NOR)型阵列的非易失性存储器佳，已经广泛地应用在多种电子产品中。且其由于在阵列中串接了很多存储单元，因此会有存储单元的读取电流较 小，而导致存储单元的操作速度变慢、无法提升元件效能的问题。发明内容本发明提供一种非易失性存储器及其制造方法，可以缩小存储单元的尺 寸，增加元件集成度。本发明提供一种非易失性存储器及其制造方法，在对存储单元进行读取 操作时可以得到较大的读取电流，而可以提升元件的效能。本发明提供一种非易失性存储器及其制造方法，工艺简单，可以减少制 造成本。本发明提出一种非易失性存储器，包括基底、有源层、元件隔离层、存 储单元。有源层设置于基底上，且突出基底表面。多个元件隔离层分别设置 于有源层的两侧，且元件隔离层的表面低于有源层的表面。至少一存储单元 设置于基底上，存储单元包括控制栅极、电荷存储层、顶盖层、源极/漏极区。 控制栅极设置于基底上，且跨过有源层。电荷存储层设置于有源层的侧壁上， 且位于控制栅极与有源层之间。顶盖层设置于有源层的顶部，且位于控制栅 极与有源层之间。源极/漏极区设置于控制栅极两侧的有源层中。在本发明的一实施例中，非易失性存储器还包括顶介电层。顶介电层设 置于控制栅极与电荷存储层之间。顶介电层的材料包括氧化硅。在本发明的一实施例中，非易失性存储器还包括底介电层。底介电层设 置于电荷存储层与有源层之间。底介电层的材料包括氧化硅。在本发明的一实施例中，上述的电荷存储层的材料包括氮化硅、钽氧化 硅、钛酸锶硅或铪氧化硅。在本发明的 一 实施例中，上述的元件隔离层的材料包括氧化硅。本发明提出一种非易失性存储器，包括基底、多个有源层、多个元件隔 离层、多数存储单元行、多条字线、多条位线、多条源极线。多个有源层设 置于基底上，且突出基底表面，这些有源层在行方向上平行排列。多个元件 隔离层分別设置于有源层的两侧，且元件隔离层的表面低于有源层的表面。 多数存储单元行分别设置各有源层上。各存储单元行包括源极区、漏极区与 多个存储单元。源极区与漏极区设置于有源层中。多个存储单元串接设置于 源极区与漏极区之间。各存储单元包括控制栅极、电荷存储层、掺杂区。控 制栅极设置于基底上，且跨过有源层。电荷存储层设置于有源层的侧壁上， 且位于控制栅极与有源层之间。掺杂区设置于控制栅极两侧的有源层中。多 条字线设置于基底上，这些字线在列方向上平行排列，且电性连接同一列的控制栅极。多条位线平行设置于基底上，这些位线在行方向上平行排列，且 电性连接同一行的存储单元行的漏极区。多条源极线平行设置于基底上，这 些源极线在列方向平行排列，且电性连接同 一列的存储单元行的源极区。在本发明的一实施例中，上述的各存储单元行中最外侧的存储单元作为 选择单元。连接选择单元的字线作为选择栅极线。在本发明的一实施例中，上述的各存储单元行还包括两个选择单元。此在本发明的一实施例中，上述的各选择单元包括选择4册极与选賴，栅极介 电层。选择栅极设置于基底上，且跨过有源层。选择栅极介电层设置于有源 层的侧壁上，且位于选择栅极与有源层之间。在本发明的一实施例中，非易失性存储器还包括多条选择栅极线。选择 栅极线设置于基底上，这些选择栅极线在列方向上平行排列，且电性连接同 一列的选择栅极。在本发明的一实施例中，上述的选裤4册极介电层的材料包括氧化硅。在本发明的一实施例中，非易失性存储器还包括顶介电层。顶介电层设 置于控制栅极与电荷存储层之间。顶介电层的材料包括氧化硅。在本发明的一实施例中，非易失性存储器还包括底介电层。底介电层设 置于电荷存储层与有源层之间。底介电层的材料包括氧化硅。在本发明的一实施例中，上述的电荷存储层的材料包括氮化硅、钽氧化 硅、钛酸锶硅或铪氧化硅。在本发明的 一实施例中，上述的元件隔离层的材料包括氧化硅。在本发明的一实施例中，非易失性存储器还包括顶盖层。顶盖层设置于 有源层的顶部，且位于控制栅极与有源层之间。顶盖层的材料包括氮化硅。本发明提出一种非易失性存储器的制造方法，包括下列步骤。提供基底， 并于基底上形成有源层，此有源层突出基底表面。在有源层两侧形成多个元 件隔离层，且这些元件隔离层的表面低于有源层的表面。在基底上形成电荷 存储层，并于基底上形成控制栅极，其中控制栅极跨过有源层。之后，在控 制栅极两侧的有源层中形成源极/漏极区。在本发明的 一 实施例中，在基底上形成有源层的方法包括于基底中形成 多个沟槽。在本发明的一实施例中，非易失性存储器的制造方法还包括在有源层顶部形成顶盖层。顶盖层的材料包括氮化硅。在本发明的一实施例中，非易失性存储器的制造方法还包括于控制栅极 与电荷存储层之间形成顶介电层。顶介电层的材料包括氧化硅。在本发明的 一 实施例中，非易失性存储器的制造方法还包括在电荷存储 层与有源层之间形成底介电层。底介电层的材料包括氧化硅。在本发明的一实施例中，上述的电荷存储层的材料包括氮化硅、钽氧化 硅、钬酸锶硅或铪氧化硅。在本发明的 一 实施例中，上迷的元件隔离层的材料包括氧化硅。本发明提出一种非易失性存储器的制造方法，包括下列步骤。提供基底， 并于此基底上形成多个有源层。这些有源层突出基底表面，且这些有源层在 行方向上平行排列。在有源层两侧形成多个元件隔离层，且元件隔离层的表 面低于有源层的表面。在基底上形成电荷存储层，并在基底上形成导体层。 图案化此导体层以形成多条字线。这些字线在列方向上平行排列，且跨过有 源层。在字线两侧的有源层中形成多个掺杂区，其中字线与有源层交错的处 分别形成存储单元。在本发明的 一 实施例中，在基底上形成有源层的方法包括在基底中形成 多个沟槽。在本发明的 一 实施例中，非易失性存储器的制造方法还包括在有源层顶 部形成顶盖层。顶盖层的材料包括氮化硅。在本发明的 一实施例中，非易失性存储器的制造方法还包括在字线与电 荷存储层之间形成顶介电层。顶介电层的材料包括氧化硅。在本发明的一 实施例中，非易失性存储器的制造方法还包括在电荷存储 层与有源层之间形成底介电层。底介电层的材料包括氧化硅。在本发明的一实施例中，上述的电荷存储层的材料包括氮化硅、钽氧化 硅、钬酸锶硅或铪氧化硅。在本发明的一实施例中，上述的元件隔离层的材料包括氧化硅。在本发明的 一 实施例中，非易失性存储器的制造方法还包括下列步骤。 移除部分电荷存储层以形成多个开口，这些开口在列方向上平行排列，并暴 露出有源层表面。在这些开口所暴露的有源层表面形成选择栅极介电层。然 后，在图案化导体层以形成字线的步骤中，同时在各开口上形成选择栅极线， 其中选择栅极线与有源层交错之处分别形成选择单元。在本发明的 一 实施例中，在开口所暴露的有源层表面形成选择栅极介电 层的方法包括热氧化法。在本发明的 一 实施例中，在基底上形成有源层的方法包括在基底中形成 多个沟槽。在本发明的非易失性存储器中，由于存储单元的控制栅极跨在有源层 上。因此，存储单元的沟道宽度可以由有源层的高度所决定。于是存储单元 的尺寸可以缩小，而可以增加元件集成度。而且，在本发明的非易失性存储器中，由于控制栅极覆盖有源层的两侧 壁，亦即有源层的两侧都可以作为存储单元的沟道。因此本发明的存储单元 与已知的堆叠式存储单元相比，在对存储单元进行读取操作时可以得到较大 的读取电流，而可以提升元件的效能。此外，在本发明的非易失性存储器中，由于电荷存储层设置于有源层的 侧壁上，且位于控制栅极与有源层之间。因此，在有源层的侧壁上的电荷存 储层都可以储存电荷。通过适当的操作方式，可以在单一存储单元中储存一 位数据、二位数据或多位数据。在本发明的非易失性存储器中，由于在每一存储单元行中，最外侧的两 个存储单元兼作为选择单元，因此本发明的非易失性存储器不需要额外再设 置选择单元，而可以提高元件的储存容量，并提高元件的集成度。在本发明非易失性存储器的制造方法中，由于存储单元的控制栅极(字 线)皆形成在有源层上，并跨过有源层。因此，存储单元的沟道宽度可以由 沟槽的深度与填入沟槽内的元件隔离层的厚度来决定。而且，在本发明非易失性存储器的制造方法中，由于电荷存储层形成于 有源层的侧壁，因此其存储单元尺寸可以缩小，而可以增加元件的集成度。 而且，通过控制沟槽的深度，也能够控制存储单元的沟道长度，而避免存储 单元不正常的电性贯通。此外，本发明的非易失性存储器的工艺较为简单， 且可以提升存储器阵列的集成度。为让本发明的上述特征和优点能更明显易懂，下文特举优选实施例，并 配合附图，作详细说明如下。


图1A所绘示为本发明的非易失性存储器的一优选实施例的俯视图。图1B为所绘示为图1A中沿A-A，线的结构剖面图。 图1C为所绘示为图1A中沿B-B，线的结构剖面图。 图1D为所绘示为图1A中沿C-C'线的结构剖面图。 图1E为所绘示为图1A中沿D-D'线的结构剖面图。 图1F为所绘示为图1A中沿E-E，线的结构剖面图。 图2所绘示为本发明的非易失性存储器的电路简图。 图3A所绘示为对存储单元进行编程操作的一实例的示意图。 图3B所绘示为存储单元进行读取操作的一实例的示意图。 图3C所绘示为对所有存储单元进行抹除操作的一实例的示意图。 图4A至图4D所绘示为本发明优选实施例的一种非易失性存储器的制 造流程图。图5A至图5D所绘示为本发明优选实施例的一种非易失性存储器的制 造流程图。图6A至图6D所绘示为本发明优选实施例的一种非易失性存储器的制造流程图。图7A至图7D所绘示为本发明优选实施例的一种非易失性存储器的制 造流程图。附图标记说明00、 200:基底102、 200a:有源层104、 208:元件隔离层106:存储单元行108:沟槽110:顶盖层112:源才及区114:漏纟及区116:存储单元118a、 118b:选择单元。120:控制栅极122、 210:底介电层124、212:电荷存储层126、214:顶介电层128:掺杂区130:选择栅极132、218:选择栅极介电层202:掩模层202a图案化掩模层204:沟槽206:绝缘材料层216:开口220、WL1-WL4:字线222a,222b、 SG1 SG2:选择栅极线224:掺杂区BL1 '~BL3:位线Mil~M34:存储单元MR1~MR3:存储单元行SL:源极线Til ~'T32:选择单元具体实施方式
图1A所绘示为本发明的非易失性存储器的一优选实施例之俯视图。图 IB为所绘示为图1A中沿A-A，线的结构剖面图。图1C为所绘示为图IA中 沿B-B，线的结构剖面图。图1D为所绘示为图1A中沿C-C，线的结构剖面图。 图IE为所绘示为图1A中沿D-D，线的结构剖面图。图1F为所绘示为图1A 中沿E-E，线的结构剖面图。首先，请参照图IA至图IF,以说明本发明的非易失性存储器。本发明 的非易失性存储器包括基底100、多个有源层102、元件隔离层104、多个存 储单元行106、多条字线WL1 ~ WL4、多条位线BL1 ~ BL3、多条源极线SL(在 图中只绘示出一条)、多条选择栅极线SG1 SG2。基底IOO例如是硅基底。在此基底IOO上设置有突出基底IOO表面的多 个有源层102。这些有源层102例如是在基底100中形成多个沟槽108而定义出来的。当然，这些有源层102也可以是由设置在基底100上的图案化半导体材料层所构成。有源层102例如是在X方向(行方向)上平行排列，且在 X方向上延伸而呈^f册状。在有源层102的顶部也可以设置有顶盖层110,顶 盖层110的材料例如是绝缘材料，其材料例如是氧化硅或氮化硅等。元件隔离层104分别设置于有源层102两侧，亦即例如是设置于沟槽108 中，且元件隔离层104的表面例如是低于有源层102的表面。亦即，有源层 102突出元件隔离层104表面。元件隔离层104的材料例如是氧化硅。元件 隔离层104用以隔离基底100与字线WL1 ~ WL4及隔离基底100与选择栅 极线SGI ~ SG2。多数存储单元行106例如是分别设置各有源层102上。各存储单元行106 包括源极区112、漏极区114、多个存储单元116、选择单元118a、 118b。源极区112与漏极区114例如设置于有源层102中。多个存储单元116例如是串接设置于源极区112与漏极区114之间。各 存储单元行106的源极区112例如连接至源极线SL。各存储单元行106的 漏极区114例如分别连接至位线BL1 BL3。各存储单元116包括控制栅极 120、底介电层122、电荷存储层124、顶介电层126、掺杂区128。控制栅极120例如设置于基底100上，且跨过有源层102。控制栅极120 例如填满相邻有源层102之间的间隙。控制栅极120的材料包括导体材料， 例如是金属、掺杂多晶硅、多晶硅化金属等。电荷存储层124例如设置于有源层102的侧壁上，且位于控制栅极120 与有源层102之间。电荷存储层的材料包括可使电荷陷入其中的材料，例如 氮化硅、钽氧化硅、钛酸锶硅或铪氧化硅等。底介电层122例如是设置于电 荷存储层124与有源层102之间。底介电层122的材料例如是氧化硅。顶介 电层126例如是设置于控制栅极120与电荷存储层124之间。顶介电层124 的材料例如是氧化硅。掺杂区128设置于控制栅极120两侧的有源层102中。掺杂区128将各 存储单元116串联连接在一起。以单个存储单元116来看，掺杂区128例如 作为存储单元116的源极/漏极区。选择单元118a、 118b例如分别设置于源极区112与存储单元116之间 以及漏极区114与存储单元116之间。如图1F所示，选择单元118a例如由 选择栅极130与选择栅极介电层132所构成。选择栅极130例如设置于基底100上，且跨过有源层102。选择栅极130的材料包括导体材料，例如是金 属、掺杂多晶硅、多晶硅化金属等。选择栅极介电层132例如设置于有源层 102的侧壁上，且位于选择栅极130与有源层102之间。选择栅极介电层132 的材料例如是氧化硅。当然，选择单元118a、 118b的结构也可以存储单元 116相同。直接将存储单元行106中最外侧的两个存储单元116作为选择单 元118a、 118b使用。选择栅极介电层132则是由底介电层122、电荷存储层 124、顶介电层126所构成。多条字线WL1 ~ WL4例如设置于基底100上。这些字线WL1 ~ WL4 在Y方向(列方向)上平行排列，且电性连接同一列的存储单元106的控制栅 极120。多条位线BL1 ~ BL3平行设置于基底100上，这些位线在X方向(行方 向)上平行排列，且电性连接同一行的存储单元行106的漏极区114。多条源极线SL例如平行设置于基底IOO上，源极线SL在Y方向(列方 向)平行排列，且电性连接同一列的存储单元行106的源极区112。多条选择栅极线SG1、 SG2例如设置于基底IOO上，选择栅极线SG1、 SG2在Y方向(列方向)上平行排列，且电性连接同一列的选择栅极。在本发明的非易失性存储器中，由于存储单元106的控制栅极120跨在 有源层102上。因此，存储单元106的沟道宽度可以由有源层102的高度所 决定。于是存储单元的尺寸可以缩小，而可以增加元件集成度。而且，在本发明的非易失性存储器中，由于控制栅极120覆盖有源层102 的两侧壁，亦即有源层102的两侧都可以作为存储单元的沟道。因此本发明 的存储单元与已知的堆叠式存储单元相比，在对存储单元进行读取操作时可 以得到较大的读取电流，而可以提升元件的效能。此外，在本发明的非易失性存储器中，由于电荷存储层124设置于有源 层102的侧壁上，且位于控制栅极120与有源层102之间。因此，在有源层 102的侧壁上的电荷存储层124都可以储存电荷。通过适当的操作方式，可 以在单一存储单元中储存一位数据、二位数据或多位数据。在本发明的非易失性存储器中，由于在每一存储单元行106中，最外侧 的两个存储单元兼作为选择单元，因此本发明的非易失性存储器不需要额外 再设置选择单元，而可以提高元件的储存容量，并提高元件的集成度。图2所绘示为本发明的非易失性存储器的电路简图。请参照图2，本发明的非易失性存储器例如是由多个存储单元行MR1 ~ MR3构成的存储单元阵列。各存储单元行MR1 ~ MR3设置于基底上。在各存储单元行MR1 ~ MR3 具有串联连接于漏极区与源极区之间的多个存储单元M11-M34以及选择 单元Tl 1 ~ T32。举例来说，存卩渚单元行MR1具有选4奪单元Tl 1 、存储单元 M11 M14、选择单元T12;依此类推，存储单元行MR3具有选择单元T31 、 存储单元M31 M34、选择单元T32。在本实施例中，串联连接于漏极区与 源极区之间的存储单元以4个为例做说明。当然，在本发明中串接的存储单 元的数目，可以视实际需要串接适当的数目，举例来说，同一个存储单元行 可以串接32至64个存储单元。而且，由于本发明的存储单元Mil ~M34 的控制栅极跨在有源层上，因此存储单元Mll ~M34例如由两个存储晶体管 并联而构成。同样的，选择单元Til ~T32的选择栅极跨在有源层上，因此 选择单元Til ~ T32例如由两个晶体管并联而构成。多条字线WL1 ~ WL4在列方向平行排列，且分别连接同一列的存储单 元的控制栅极。举例来说，字线WL1连接存储单元Mll ~M31的控制栅极； 字线WL2连接存储单元M12 ~M32的控制栅极；依此类推，字线WL4连 接存储单元M14 M34的控制栅极。多条位线BL1 ~BL3在行方向平行排 列，且分别连接同 一行的存储单元行MR1 ~ MR3的漏极区。多条源极线SL 在列方向平行排列，且电性连接同一列的存储单元行MRl ~MR3的源极区。多条选裤，栅极线SG1、 SG2在列方向上平行排列，且电性连接同一列的 选择单元Til ~T32的选择栅极。举例来说，选择栅极线SGI连接选择单元 Til ~ T31的选择栅极；选择栅极线SG2连接选择单元T12 ~ T32的选择栅 极。接着，说明本发明的非易失性存储器阵列的操作模式，其包括编程、抹 除与数据读取等操作模式。就本发明的非易失性存储器的操作方法而言，以 下仅提供一优选实施例作为说明。但本发明的非易失性存储器的操作方法， 并不限定于这些方法。图3A所绘示为对存储单元进行编程操作的一实例的示意图。图3B所 绘示为存储单元进行读取操作的一实例的示意图。图3C所绘示为对所有存 储单元进行抹除操作的一实例的示意图。在下述说明中存储单元M22为实 例做说明。请同时参照图3A，当对选定存储单元行MR2中的存储单元M22进行 编程操作时，在选定的位线BL2施加电压Vpl。在非选定的位线BL1、 BL3 施加电压Vp2。在选择栅极线SG1施加电压Vp3。在选择栅极线SG2施加 电压Vp4。在选定的存4诸单元M22所耦接的字线WL2上施加电压Vp5。非 选定字线WL1 、 WL3 ~ WL4上施加电压Vp6。源极线SL上施加电压Vp7。 基底Sb上例如施加0伏特。以利用沟道F-N隧穿效应编程选定存储单元 M22。由于电压Vp5与电压Vpl的电压差需足以引发F-N隧穿效应，因此电 压Vp5与电压Vpl的电压差需为12 20伏特左右。在本实例中，电压Vp5 例如是20伏特左右，电压Vpl例如是O伏特左右。由于选择晶体管ST22需处于开启状态，因此电压Vp4需大于或等于选 择晶体管ST22的启始电压。在本实例中，电压Vp4例如是20伏特左右。 由于，选择晶体管ST21需处于关闭状态，因此电压Vp3需小于选择晶体管 ST21的启始电压。在本实例中，电压Vp3例如是O伏特左右。而且，为了避免共用字线WL2的其他非选定存储单元M12 ~ M32受到 编程干扰，也可以在其他非选定位线施加电压Vp2。电压Vp2需要使电压 Vp5与电压Vp2的电压差不足以引发F-N隧穿效应，电压Vp2例如是8伏 特左右。由于需要使存储单元行MR2中的其他非选定的存储单元M21 、 M23 ~ M24的沟道都为开启状态。因此，电压Vp6至少需大于或等于存储单元M21、 M23-M24的启始电压。在本实例中，电压Vp6例如是10伏特左右。电压 Vp7例如是0伏特左右在上述偏压情况下，即可在选定存储单元M22的控制栅极与基底之间 建立一个大的电场，而得以利用沟道F-N隧穿效应(Channel F-N Tunneling) 使电子由沟道注入电荷存储层中。由于存储单元Ml 1 ~ M34例如由两个存储 晶体管并联而构成，因此选定存储单元M22的两个存储晶体管的电荷存储 层中都可以储存电子。在进行上述编程操作时，共用同一条字线WL2的存储单元M12、 M32 并不会编程。这是因为未选定位线BL1、 BL3上施加8伏特的电压，使得控 制栅极与沟道之间的电场不足以引发沟道F-N隧穿现象，当然就不会编程存 储单元M12、 M32。而且，由于未选定字线WL1、 WL3 WL4上施加IO伏特的电压，此电 压只是用于打开存储单元的沟道，而不足以引发沟道F-N隧穿现象，因此非 选定字线WL1、 WL3 WL4所连接的存储单元M11 M31、 M13 M33、 M14-M34不会一皮编程。而且在上述说明中，虽以存储元件阵列中单一存储单元为单位进行编 程，然而本发明的非易失性存储器阵列的编程也可通过各字线、选择栅极线、 位线的控制，而以位组、节区，或是区块为单位进行编程。请同时参照图3B，当对选定存储单元行MR2中的存储单元M22进行 读取4喿作时，在选定的位线BL2施加电压Vrl。在非选定的位线BL1、 BL3 施加电压Vr2。在选择栅极线SG1施加电压Vr3。在选4奪栅极线SG2施加电 压Vr4。在选定的存储单元M22所耦接的字线WL2上施加电压Vr5。非选 定字线WL1 、 WL3 ~ WL4上施加电压Vr6。基底Sb上例如施加0伏特。电压Vrl为施加于选定位线BL2的读耳又偏压。在本实例中，电压Vrl 例如是1伏特左右。电压Vr2则例如是0伏特左右。由于选择晶体管ST21及选择晶体管ST22需处于开启状态，因此电压 Vr3及电压Vr4需大于或等于选择晶体管ST21及选择晶体管ST22的启始电 压。在本实例中，电压Vr3及电压Vr4例如是5伏特左右。由于需要4吏存储单元行MR2中的其他非选定的存储单元M21、 M23 ~ M24的沟道都为开启状态。因此，电压Vr6需大于或等于存储单元M21、 M23 ~ M24的启始电压。在本实例中，电压Vr6例如是5伏特左右。在上述偏压情况下，可通过侦测存储单元的沟道电流大小来判断储存于 此存储单元中的数位数据。而且，由于本发明的各个存储单元Mll ~M34分别是由并联设置的两个 存储晶体管所构成。因此，在读取选定存储单元M22时，可以得到较大的 读取电流，而可以提升元件的效能。接着说明本发明的非易失性存储器阵列的抹除方法。本发明的抹除方法 为对整个非易失性存储器阵列作抹除为例作说明。请同时参照图3C，当对存储单元阵列进行抹除时，在所有字线WL1-WL4上施加偏压Vel。基底Sb上施加偏压Ve2。源极线SL、位线BL1 ~ BL3 为浮置。于是施加于字线WL1 WL4与基底Sb之间的电压足以在字线 WL1 ~ WL4与基底Sb之间建立一个大的电场，而得以利用F-N隧穿效应(F-N Tunneling)使电子由电荷存储层注入基底Sb而移除。此时，选4奪栅极线 SGI ~ SG2上也可施加偏压Ve3。在本实例中，电压Vel例如是0伏特左右。 电压Ve2例如是20伏特左右。电压Ve3例如是20伏特左右。此外，本发明在进行非易失性存储器阵列的操作时，利用沟道F-N隧穿 效应(F-N Tunneling)使电子经由沟道注入电荷存储层中，以进行存储单元的 编程操作；并利用F-N隧穿效应(F-N Tunneling)使电子从电荷存储层注入基 底中，以进行存储单元的抹除操作。由于在进行编程操作时，利用电子注入 效率较高的沟道F-N隧穿效应，故可以降低存储单元电流，并且能够提高操 作速度。另外由于编程及抹除的动作均利用F-N隧穿效应，电流消耗小，可 有效降低整个存储器元件的功率损耗。接着，说明本发明的非易失性存储器的制造方法。图4A至图4D、图5A至图5D、图6A至图6D、图7A至图7D所绘示 为本发明优选实施例的一种非易失性存储器的制造流程图。其中，图4A至 图4D为所绘示为图1A中沿A-A，线的结构剖面图。图5A至图5D为所绘示 为图1A中沿C-C，线的结构剖面图。图6A至图6D为所绘示为图1A中沿 D-D，线的结构剖面图。图7A至图7D为所绘示为图1A中沿E-E，线的结构 剖面图。首先，请参照图4A、图5A、图6A、图7A，提供基底200，此基底200 例如是硅基底。在基底200上形成一层掩模层202。此掩模层202的材料例 如是氮化硅。掩模层202的形成方法例如是化学气相沉积法。当然，掩模层 202与基底200之间也可以形成一层衬垫层(padoxide)(未图示)，以增加掩模 层202与基底200的粘着性。衬垫层的材料例如是氧化硅。衬垫层的形成方 法例如是热氧化法。请参照图4B、图5B、图6B、图7B，接着，图案化掩模层202，形成 图案化掩模层202a。以图案化掩模层202a为掩模，移除部分基底200，而 在基底200中形成沟槽204，并定义出有源层200a。移除部分基底200的方 法例如是反应性离子蚀刻法。有源层200a突出基底200表面，且这些有源 层200a在行方向上平行排列。当然，这些有源层200a也可以是直接在基底 200上形成一层半导体材料层(未绘示)后，图案化此半导体材料层而形成的。然后，在基底200上形成一层绝缘材料层206。绝缘材料层206的材料 例如是氧化硅。绝缘材料层206的形成方法例如是化学气相沉积法。此绝缘材料层206的厚度大于沟槽204的深度与图案化掩^f莫层202a的厚度的总和。 接着，进行平坦化步骤，使绝缘材料层206的表面平坦化。使绝缘材料层206 的表面平坦化的方法例如是化学机械抛光法或回蚀刻法。在使绝缘材料层 206的表面平坦化的步骤中，例如以掩模层202a作为抛光/蚀刻终止层。接着，请参照图4C、图5C、图6C、图7C，移除部分绝缘材料层206， 使绝缘材料层206的上表面低于基底200的上表面，而在有源层200a两侧 形成元件隔离层208。移除部分绝缘材料层包括回蚀刻法。其中有源层200a 的高度可以由沟槽204的深度与元件隔离层208的厚度来决定。此高度会影 响后续形成的存储单元的沟道宽度。接着，在基底200上依序形成一层底介电层210、 一层电荷存储层212 及一层顶介电层214。底介电层212的材料例如是氧化硅。底介电层212的 形成方法例如是热氧化法或化学气相沉积法。电荷存储层214的材料包括电 荷陷入材料(如例如氮化硅、钽氧化硅、钛酸锶硅或铪氧化硅等)或者是其 他可储存电荷的材料。电荷存储层212的形成方法包括化学气相沉积法。顶 介电层214的材料例如是氧化硅。顶介电层214的形成方法例如是化学气相 沉积法。当然，底介电层210与顶介电层214的材料也可以是其他的介电材 料。在另一实施例中，也可以不设置底介电层210及/或顶介电层214。接着，请参照图4D、图5D、图6D、图7D,移除部分底介电层210、 电荷存储层212及顶介电层214，以在底介电层210、电荷存储层212及顶 介电层214构成的堆叠层中形成多个开口 216，开口 216在列方向上平行排 列，并暴露出有源层200a表面。亦即，开口 216暴露出欲形成选择单元的 区域。开口 216的形成方法例如是在基底200上形成一层图案化光致抗蚀剂 层(未绘示)，此图案化光致抗蚀剂层暴露出欲形成选择单元的区域，然后以 图案化光致抗蚀剂层为掩模移除部分的底介电层210、电荷存储层212及顶 介电层214，之后在移除图案化光致抗蚀剂层。然后，在开口216所暴露的 有源层200a表面形成选择栅极介电层218。当然，在另一实施例中，也可以不移除位于欲形成选择单元的区域中的 底介电层210、电荷存储层212及顶介电层214，且不另外形成选择栅极介 电层218。而直接以底介电层210、电荷存储层212及顶介电层2.14作为选 择单元的选择栅极介电层。之后，在基底200上形成一层导体层(未绘示)。导体层的材料例如是掺杂多晶硅。导体层的形成方法例如是利用化学气相沉积法形成一层未#^杂多 晶硅层后，进行离子注入步骤而形成掺杂多晶硅。导体层的形成方法也可以 是采用原位注入掺质的方式，利用化学气相沉积法直接形成掺杂多晶硅。图案化此导体层以形成多条字线220与选4奪栅极线222a、 222b。多条字 线220与选^^栅极线222a、 222b在列方向上平行排列。然后，于字线220 与选择栅极线222a、 222b两侧的有源层202a中形成多个掺杂区224。掺杂 区224的形成方法例如是离子注入法。字线220与有源层200a交错的处分 別形成存储单元。字线220跨过有源层200a的部分分别是作为存储单元的 控制栅极。位于该控制栅极两侧的掺杂区224，则是作为存储单元的源极/ 漏极区。选择栅极线222a、222b形成于各开口 216上，其中选择栅极线222a、 222b与有源层200a交错之处分別形成选择单元。选择4册极线222a、 222b跨 过有源层200a的部分分别是作为选择单元的选择栅极。后续完成非易失性 存储器的工艺为本领域技术人员所周知，在此不再赘述。在本发明非易失性存储器的制造方法中，由于存储单元的控制栅极(字 线220)皆形成在有源层200a上，并跨过有源层200a。因此，存储单元的沟 道宽度可以由沟槽204的深度与填入沟槽204内的元件隔离层208的厚度来 决定。而且，由于本发明的电荷存储层212形成于有源层200a的侧壁，因此 其存储单元尺寸可以缩小，而可以增加元件的集成度。而且，通过控制沟槽 的深度，也能够控制存储单元的沟道长度，而避免存储单元不正常的电性贯 通。此外，本发明的非易失性存储器的工艺较为简单，且可以提升存储器阵 列的集成度。另夕卜，在上述实施例中，以形成4个存储单元结构为实例做说明。当然， 使用本发明的非易失性存储器制造方法，可以视实际需要而形成适当的数目 的存储单元，举例来说，同一条字线可以串接32至64个存储单元结构。综上所述，在本发明的非易失性存储器中，由于存储单元的控制栅极跨 在有源层上。因此，存储单元的沟道宽度可以由有源层的高度所决定。于是 存储单元的尺寸可以缩小，而可以增加元件集成度。而且，在本发明的非易失性存储器中，由于控制栅极覆盖有源层的两侧 壁，亦即有源层的两侧都可以作为存储单元的沟道。因此本发明的存储单元 与已知的堆叠式存储单元相比，在对存储单元进行读取操作时可以得到较大的读取电流，而可以提升元件的效能。此外，在本发明的非易失性存储器中，由于电荷存储层设置于有源层的 侧壁上，且位于控制栅极与有源层之间。因此，在有源层的侧壁上的电荷存 储层都可以储存电荷。通过适当的操作方式，可以在单一存储单元中储存一 位数据、二位lt据或多位数据。在本发明的非易失性存储器中，由于在每一存储单元行中，最外侧的两 个存储单元兼作为选择单元，因此本发明的非易失性存储器不需要额外再设 置选择单元，而可以提高元件的储存容量，并提高元件的集成度。在本发明的非易失性存储器的操作方法中，利用沟道F-N隧穿效应(F-NTunneling)使电子经由沟道注入电荷存储层中，以进行存储单元的编程操作； 并利用F-N隧穿效应(F-N Tunneling)使电子从电荷存储层注入基底中，以进 行存储单元的抹除操作。由于在进行编程操作时，利用电子注入效率较高的 沟道F-N隧穿效应，故可以降低存储单元电流，并且能够提高操作速度。另 外由于编程及抹除的动作均利用F-N隧穿效应，电流消耗小，可有效降低整 个存储器元件的功率损耗。而且，由于各个存储单元分别是由并联设置的两 个存储晶体管所构成。因此，在读取选定存储单元时，可以得到较大的读取电流，而可以提升元件的效能。在本发明非易失性存储器的制造方法中，由于存储单元的控制栅极(字 线)皆形成在有源层上，并跨过有源层。因此，存储单元的沟道宽度可以由 沟槽的深度与填入沟槽内的元件隔离层的厚度来决定。而且，在本发明非易失性存储器的制造方法中，由于电荷存储层形成于 有源层的侧壁，因此其存储单元尺寸可以缩小，而可以增加元件的集成度。 而且，通过控制沟槽的深度，也能够控制存储单元的沟道长度，而避免存储 单元不正常的电性贯通。此外，本发明的非易失性存储器的工艺较为简单， 且可以提升存储器阵列的集成度。虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何 所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作 些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1. 一种非易失性存储器，包括基底；有源层，设置于该基底上，且突出该基底表面；多个元件隔离层，分别设置于该有源层的两侧，且这些元件隔离层的表面低于该有源层的表面；至少一存储单元，设置于该基底上，该存储单元包括控制栅极，设置于该基底上，且跨过该有源层；电荷存储层，设置于该有源层的侧壁上，且位于该控制栅极与该有源层之间；顶盖层，设置于该有源层的顶部，且位于该控制栅极与该有源层之间；以及源极/漏极区，设置于该控制栅极两侧的该有源层中。
2. 如权利要求1所述的非易失性存储器，其中还包括顶介电层，设置于 该控制栅极与该电荷存储层之间。
3. 如权利要求2所述的非易失性存储器，其中该顶介电层的材料包括氧化硅。
4. 如权利要求1所述的非易失性存储器，其中还包括底介电层，设置于 该电荷存储层与该有源层之间。
5. 如权利要求4所述的非易失性存储器，其中该底介电层的材料包括氧 化硅。
6. 如权利要求1所述的非易失性存储器，其中该电荷存储层的材料包括 氮化硅、钽氧化硅、钛酸锶硅或铪氧化硅。
7. 如权利要求1所述的非易失性存储器，其中这些元件隔离层的材料包 括氧化硅。
8. —种非易失性存储器，包括 基底；多个有源层，设置于该基底上，且突出该基底表面，这些有源层在一行 方向上平4亍4非列；多个元件隔离层，分别设置于这些有源层的两侧，且这些元件隔离层的表面低于这些有源层的表面；多个存储单元行，分别设置各这些有源层上，各存储单元行包括 源极区与漏极区，设置于该有源层中；多个存储单元，串接设置于该源极区与该漏极区之间，每个这些存储单 元包括；控制栅极，设置于该基底上，且跨过该有源层；电荷存储层，设置于该有源层的侧壁上，且位于该控制栅极与该有源层 之间；掺杂区，设置于该控制栅极两侧的该有源层中；多条字线，设置于该基底上，这些字线在一列方向上平行排列，且电性 连接同 一列的这些控制^f册极；多条位线，平行设置于该基底上，这些位线在该行方向上平行排列，且 电性连接同一行的这些存储单元行的该漏极区；以及多条源极线，平行设置于该基底上，这些源极线在该列方向平行排列， 且电性连接同 一列的这些存储单元行的该源极区。
9. 如权利要求8所述的非易失性存储器，其中每个这些存储单元行中最 外侧的该存储单元作为选择单元。
10. 如权利要求9所述的非易失性存储器，其中连接这些选择单元的该字 线作为选择栅极线。
11 .如权利要求8所述的非易失性存储器，其中每个这些存储单元行还包 括两个选择单元，分别设置该源极区与这些存储单元之间以及该漏极区与这 些存储单元之间。
12. 如权利要求11所述的非易失性存储器，其中每个这些选择单元包括 选择栅极，设置于该基底上，且跨过该有源层；以及 选择栅极介电层，设置于该有源层的侧壁上，且位于该选择栅极与该有源层之间。
13. 如权利要求12所述的非易失性存储器，还包括多条选择栅极线，设 置于该基底上，这些选择栅极线在该列方向上平行排列，且电性连接同一列 的这些选择栅极。
14. 如权利要求12所述的非易失性存储器，其中该选4奪栅极介电层的材 料包括氧化硅。
15. 如权利要求8所述的非易失性存储器，还包括顶介电层，设置于该控 制栅极与该电荷存储层之间。
16. 如权利要求15所述的非易失性存储器，其中该顶介电层的材料包括 氧化硅。
17. 如权利要求8所述的非易失性存储器，还包括底介电层，设置于该电 荷存储层与该有源层之间。
18. 如权利要求17所述的非易失性存储器，其中该底介电层的材料包括 氧化硅。
19. 如权利要求8所述的非易失性存储器，其中该电荷存储层的材料包括 氮化硅、钽氧化硅、钛酸锶硅或铪氧化硅。
20. 如权利要求8所述的非易失性存储器，其中这些元件隔离层的材料包括氧化硅。
21. 如权利要求8所述的非易失性存储器，还包括顶盖层，设置于该有源 层的顶部，且位于该控制栅极与该有源层之间。
22. 如权利要求21所述的非易失性存储器，其中该顶盖层的材料包括氮 化硅。
23. —种非易失性存储器的制造方法，包括 提供基底；该基底上形成一有源层，该有源层突出该基底表面； 在该有源层两侧形成多个元件隔离层，且这些元件隔离层的表面低于该 有源层的表面；在该基底上形成电荷存储层；在该基底上形成控制栅极，其中该控制栅极跨过该有源层；以及 在该控制栅极两侧的该有源层中形成源极/漏极区。
24. 如权利要求23所述的非易失性存储器的制造方法，其中该基底上形 成该有源层的方法包括于该基底中形成多个沟槽。
25. 如权利要求23所述的非易失性存储器的制造方法，还包括在该有源 层顶部形成顶盖层。
26. 如权利要求25所述的非易失性存储器的制造方法，其中该顶盖层的 材料包括氮化硅。
27. 如权利要求23所述的非易失性存储器的制造方法，还包括在该控制栅极与该电荷存储层之间形成顶介电层。
28. 如权利要求27所述的非易失性存储器的制造方法，其中该顶介电层的材料包括氧化硅。
29. 如权利要求23所述的非易失性存储器的制造方法，还包括于该电荷 存储层与该有源层之间形成一介电层。
30. 如权利要求29所述的非易失性存储器的制造方法，其中该底介电层 的材料包括氧化硅。
31. 如权利要求23所述的非易失性存储器的制造方法，其中该电荷存储 层的材料包括氮化硅、钽氧化硅、钛酸锶硅或铪氧化硅。
32. 如权利要求23所述的非易失性存储器的制造方法，其中这些元件隔 离层的材料包括氧化硅。
33. —种非易失性存储器的制造方法，包括 提供基底；该基底上形成多个有源层，这些有源层突出该基底表面，且这些有源层 在一行方向上平行排列；在这些有源层两侧形成多个元件隔离层，且这些元件隔离层的表面低于 这些有源层的表面；在该基底上形成电荷存储层；在该基底上形成导体层；图案化该导体层以形成多条字线，这些字线在一列方向上平行排列，且 跨过这些有源层；以及在这些字线两侧的这些有源层中形成多个掺杂区，其中这些字线与这些 有源层交错之处分别形成存储单元。
34. 如权利要求33所述的非易失性存储器的制造方法，其中该基底上形 成该有源层的方法包括在该基底中形成多个沟槽。
35. 如权利要求33所述的非易失性存储器的制造方法，还包括在该有源 层顶部形成顶盖层。
36. 如权利要求35所述的非易失性存储器的制造方法，其中该顶盖层的 材料包括氮化硅。 、
37. 如权利要求33所述的非易失性存储器的制造方法，还包括于这些字 线与该电荷存储层之间形成顶介电层。
38. 如权利要求37所述的非易失性存储器的制造方法，其中该顶介电层 的材料包括氧化硅。
39. 如权利要求33所述的非易失性存储器的制造方法，还包括于该电荷 存储层与这些有源层之间形成底介电层。
40. 如权利要求39所述的非易失性存储器的制造方法，其中该底介电层 的材料包括氧化硅。
41. 如权利要求33所述的非易失性存储器的制造方法，其中该电荷存储 层的材料包括氮化硅、钽氧化硅、钛酸锶硅或铪氧化硅。
42. 如权利要求33所述的非易失性存储器的制造方法，其中这些元件隔 离层的材料包括氧化硅。
43. 如权利要求33所述的非易失性存储器的制造方法，还包括移除部分该电荷存储层以形成多个开口 ，这些开口在该列方向上平行排列，并暴露出这些有源层表面；在这些开口所暴露的这些有源层表面形成选择栅极介电层；以及在图案化该导体层以形成这些字线的步骤中，同时在各这些开口上形成选择栅极线，其中这些选择栅极线与这些有源层交错的处分别形成选择单元。
44. 如权利要求43所述的非易失性存储器的制造方法，其中于这些开口
45. 如权利要求33所述的非易失性存储器的制造方法，其中该基底上形 成这些有源层的方法包括在该基底中形成多个沟槽。
全文摘要
本发明公开了一种非易失性存储器，其包括基底、有源层、元件隔离层、存储单元。有源层设置于基底上，且突出基底表面。多个元件隔离层分别设置于有源层的两侧，且元件隔离层的表面低于有源层的表面。存储单元包括控制栅极、电荷存储层、顶盖层、源极/漏极区。控制栅极设置于基底上，且跨过有源层。电荷存储层设置于有源层的侧壁上，且位于控制栅极与有源层之间。顶盖层设置于有源层的顶部，且位于控制栅极与有源层之间。源极/漏极区设置于控制栅极两侧的有源层中。
文档编号H01L21/70GK101271868SQ20071008841
公开日2008年9月24日 申请日期2007年3月22日 优先权日2007年3月22日
发明者张格荥, 黄丘宗 申请人:力晶半导体股份有限公司