非易失性半导体存储器件及其制造方法

专利名称：非易失性半导体存储器件及其制造方法
技术领域：
本发明涉及能够电写入、读出和擦除的非易失性半导体存储器件及其制造方法。
背景技术：
非易失性存储器的市场在扩大。在非易失性存储器中，数据能够电重写，并且数据即使在断开电源之后仍然可以被保存。有一个特点是，非易失性存储器具有与MOSFET(金属氧化物半导体场效应晶体管)类似的结构，在沟道形成区上提供了能够长期累积电荷的区域。非易失性存储器的电荷累积区也称为浮动栅，因为它形成在绝缘层上，与周围绝缘。隔着绝缘层在浮动栅上提供控制栅(例如专利文献1和专利文献2日本专利申请公开说明书No.H5-189984和No.H6-61501)。
具有这样的结构的所谓的浮动栅型非易失性半导体存储器工作起来利用施加给控制栅的电压在浮动栅中累积电荷，以及排放电荷。也就是说，浮动栅型非易失性存储器存储数据的机制是取出和写入要保持在浮动栅中的电荷。具体地，通过在其中形成沟道形成区的半导体层和控制栅之间施加高压，将电荷注入浮动栅或者从浮动栅抽出。对于这样的非易失性存储器，已经开发了一种技术，在包括绝缘层、玻璃衬底或者塑料衬底的硅晶片上形成半导体存储器件，也在硅晶片内部形成半导体存储器件。
在专利文献2中公开了如图29所示的非易失性存储器件。图29的非易失性半导体存储器件具有在绝缘体1上的由半导体层制成的沟道区2、源区7和漏区8，以及第一绝缘膜3、浮动栅4、第二绝缘膜5、控制栅6、源极电极15、漏极电极11和栅极电极9。源区7和漏区8形成得分别通过形成在层间膜13中的接触孔与源极电极15和漏极电极11接触。

发明内容
在传统的如图29所示的非易失性半导体器件中，在半导体层的厚度不大、层间膜13对半导体层的选择比不充分的情况下，存在一个问题，那就是，当用干法蚀刻来开接触孔时，半导体层和层间膜13都被蚀刻，因此增大了接触电阻值。在使用大尺寸玻璃衬底制造非易失性半导体器件的情况下，接触电阻值被进一步增大。但是，如果将半导体层的厚度做得大，则进行激光晶化(LC，laser crystallization)时余量变小。在使用SOI衬底的情况下如果将半导体层的厚度做大，则存在一个问题不能抑制源区和漏区之间的寄生晶体管，因此不能形成完全耗尽层型的TFT。
在用湿法蚀刻开所述接触孔的情况下，可以使层间膜对半导体层的选择比无限制地高。但是，在湿法蚀刻的情况下，不能形成具有大纵横比的接触孔，因此难以获得高集成度。
有一种方法，通过使层间膜较薄来缩短用干法蚀刻开孔的蚀刻时间，从而抑制对半导体层的蚀刻。但是，在使层间膜较薄的情况下，上层布线和栅极电极之间的寄生电容上升，从而电路的驱动能力可能变差。
鉴于上述问题，本发明的一个目的是提供一种写入特性和电荷保持特性优越的非易失性半导体存储器件及其制造方法。
在本发明的非易失性半导体存储器件中，在源区或漏区和源极或漏极布线之间提供导电层。导电层由形成控制栅电极的同一导电层形成。提供绝缘膜以覆盖所述导电层，其一个特征在于绝缘膜具有暴露所述导电层的部分表面的接触孔。形成源极或漏极布线以填充接触孔。
本发明的非易失性半导体存储器件的一个特征包括具有沟道形成区、源区和漏区的半导体层，覆盖部分源区、部分漏区和沟道形成区的第一绝缘膜，形成在第一绝缘膜上的浮动栅电极，覆盖浮动栅电极的第二绝缘膜，形成在第二绝缘膜上的控制栅电极，形成在源区和漏区上的导电层，形成在第二绝缘膜、控制栅电极和导电层上的第三绝缘膜，以及通过形成在第三绝缘膜中的接触孔与导电层接触的源极电极或者漏极电极，其中，源区或者漏区与源极电极或者漏极电极通过所述导电层电连接。
本发明的非易失性半导体存储器件的另一个特征包括具有沟道形成区、源区和漏区的半导体层，覆盖部分源区、部分漏区和沟道区的第一绝缘膜，形成在第一绝缘膜上的浮动栅电极，覆盖浮动栅电极的第二绝缘膜，形成在第二绝缘膜上的控制栅电极，形成在源区和漏区上的导电层，形成在第二绝缘膜、控制栅电极和导电层上的第三绝缘膜，以及通过形成在第三绝缘膜中的接触孔与导电层接触的源极电极或者漏极电极，其中，源区或者漏区与源极电极或者漏极电极通过所述导电层电连接，所述控制栅电极形成为隔着所述第二绝缘膜覆盖浮动栅电极，所述控制栅电极具有侧壁，该侧壁形成在所述控制栅电极的由浮动栅电极形成的阶梯部分中。
本发明的制造非易失性半导体存储器件的方法的另一个特征包括下述步骤在半导体层中形成沟道形成区、源区和漏区，形成第一绝缘膜以覆盖源区、漏区和沟道形成区，在第一绝缘膜上形成浮动栅电极，形成第二绝缘膜以覆盖浮动栅电极，通过蚀刻部分第一绝缘膜和部分第二绝缘膜暴露部分源区和部分漏区，在第二绝缘膜、暴露的源区和暴露的漏区上形成第一导电层，通过蚀刻第一导电层在第二绝缘膜上形成控制栅电极，在暴露的源区和暴露的漏区上形成第二导电层，在第二绝缘膜、控制栅电极和第二导电层上形成第三绝缘膜，在第三绝缘膜中开接触孔以暴露部分第二导电层，以及，在暴露的第二导电层上形成源极电极或者漏极电极。
本发明的制造非易失性半导体存储器件的方法的一个特征包括下述步骤在半导体层中形成沟道形成区、源区和漏区，形成第一绝缘膜以覆盖源区、漏区和沟道形成区，在第一绝缘膜上形成浮动栅电极，形成第二绝缘膜以覆盖浮动栅电极，通过蚀刻部分第一绝缘膜和部分第二绝缘膜暴露部分源区和部分漏区，在第二绝缘膜、暴露的源区和暴露的漏区上形成第一导电层，在第一导电层上形成第三绝缘膜，通过蚀刻第三绝缘膜在浮动栅电极产生的阶梯部分中形成侧壁，通过蚀刻第一导电层在第二绝缘膜上形成控制栅电极，在暴露的源区和暴露的漏区上形成第二导电层，在第二绝缘膜、控制栅电极和第二导电层上形成第四绝缘膜，在第四绝缘膜中开接触孔以暴露部分第二导电层，以及，在暴露的第二导电层上形成源极电极或者漏极电极。
本发明的一个特征在于，作为浮动栅电极的材料，使用锗或者锗化合物，锗或者锗化合物的氧化物，或者锗或者锗化合物的氮化物，或者包括锗或锗化合物的氧化物，或者包括锗或者锗化合物的氮化物。
本发明的另一个特征在于所述浮动栅电极具有第一浮动栅电极和第二浮动栅电极的叠层结构。
本发明的另一个特征在于所述第一浮动栅电极设置在第一绝缘膜一侧，在第一浮动栅电极上设置宽度比第一浮动栅电极小的第二浮动栅电极。
本发明的另一个特征在于，作为第一浮动栅电极的材料，使用锗或者锗化合物，锗或者锗化合物的氧化物，或者锗或者锗化合物的氮化物，或者包括锗或锗化合物的氧化物，或者包括锗或者锗化合物的氮化物。作为第二浮动栅电极的材料，使用硅或者硅化合物。
当在源区或漏区和源极布线或漏极布线之间提供导电层时，通过蚀刻绝缘层形成接触孔，蚀刻不抵达半导体层，因此可以防止增大接触电阻值。因此，可以制造出能够以低电压进行高效率的写入，并具有有利的电荷保持特性的非易失性半导体存储器件。
由于在源区或漏区和源极布线或漏极布线之间提供的半导体层是使用控制栅电极材料形成的，可以制造具有优越特性的非易失性半导体存储器件而不损失生产率。由于可以用控制栅电极的同一步骤制造导电层，可以制造能够以低电压进行高效写入并具有有利的电荷保持特性的非易失性半导体存储器件，同时不会给制造设备造成负担。


图1是用于说明与本发明相关的非易失性半导体存储器件的主要结构的剖面图；图2A到2D的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图3A到3E的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图4的视图用于说明等离子体处理设备的结构；图5是非易失性存储单元阵列的等效电路的一个例子的电路图；图6是NOR型非易失性存储单元阵列的等效电路的一个例子的电路图；图7是NAND型非易失性存储单元阵列的等效电路的一个例子的电路图；图8A和8B的示意图分别图示了NAND型非易失性存储器的写操作；图9A和9B的示意图分别图示了NAND型非易失性存储器的擦除操作和读操作；图10的示意示了非易失性半导体存储器件的电路框图的一个例子；图11是用于说明与本发明相关的非易失性半导体存储器件的主要结构的剖面图；图12A到12E的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图13A到13C的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图14A和14B是分别用于说明与本发明相关的非易失性半导体存储器件的主要结构的剖面图；
图15A到15D的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图16A到16B的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图17A和17B的视图分别图示了本发明的非易失性半导体存储器件的顶面的一个例子；图18A和18B的视图分别图示了本发明的非易失性半导体存储器件的顶面的一个例子；图19A和19B的视图分别图示了本发明的非易失性半导体存储器件的顶面的一个例子；图20A到20C的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图21A到21C的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图22A到22B的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图23A到23B的视图分别图示了本发明的制造非易失性半导体存储器件的方法的一个例子；图24的视示了本发明的制造非易失性半导体存储器件的方法的一个例子；图25的视示了本发明的非易失性半导体存储器件的顶面的一个例子；图26A和26B的视示了本发明的非易失性半导体存储器件的一个例子；图27A到27C的视图分别图示了本发明的非易失性半导体存储器件的使用方式的一个例子；图28A到28E的视图分别图示了本发明的非易失性半导体存储器件的使用方式的一个例子；图29的视图说明了传统的非易失性半导体存储器件的结构。
具体实施例方式
下面结合

本发明的实施方式。但是，本领域的普通技术人员容易理解，本发明可以具有各种变化和修改，除非这样的变化和修改偏离本发明的内容和范围。因此，不应将本发明解释为受限于下面对实施方式的描述。应当注意，在下面本发明所描述的结构中，在所有的附图中相同的附图标记表示相同的部分。应注意，下面所说明的实施方式1到3和实施例1到3在使用时可以相互自由组合。
(实施方式1)图1的剖面图说明了与本发明相关的非易失性半导体存储器件的主要结构。图1尤其图示了非易失性存储元件的主要部分。
在图1中，附图标记10表示衬底，12是基础绝缘膜，14是半导体层，29是沟道形成区，18a和18b是源区或漏区，16是第一绝缘膜(也称为隧道绝缘膜)，20是浮动栅电极，22是第二绝缘膜(也称为控制绝缘膜)，24是控制栅电极，26a和26b是导电层，28a和28b是通过导电层26a和26b电连接到源区或漏区18a和18b的源极电极或漏极电极，28c是电连接到控制栅电极的栅极布线，27是用于钝化作用的绝缘膜。
在图1所示的结构中，基础绝缘膜12形成在衬底10上，具有源区或漏区18a和18b以及沟道形成区29的半导体层14形成在基础绝缘膜12上。第一绝缘膜16和导电层26a和26b形成在半导体层14上。浮动栅电极20形成在第一绝缘膜16上，第二绝缘膜22形成在浮动栅电极20和第一绝缘膜16上，控制栅电极24形成在第二绝缘膜22上。源极或者漏极电极28a和28b分别通过形成在绝缘膜27中的接触孔电连接到源区或漏区18a和18b。栅极布线28c通过形成在绝缘膜27中的接触孔电连接到控制栅电极24。应注意，源极或漏极电极28a和28b和源区或漏区18a和18b分别通过导电层26a和26b电连接。另外，可以在绝缘膜27上形成用于平面化的绝缘膜。
下面说明图1所示的非易失性存储元件的制造方法。
首先，在具有绝缘表面的衬底10上形成半导体层14(图2A)。可以在衬底10和半导体层14之间提供基础绝缘膜12(图2A)。该基础绝缘膜12可以被合适地设置为用于防止杂质比如碱金属从衬底10扩散到半导体层14中而污染半导体层14的阻挡层。
作为具有绝缘表面的衬底10，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、在表面上具有绝缘膜的金属衬底等。
基础绝缘膜12的形成使用诸如氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y)或者氧化氮化硅(silicon nitride oxide(SiNxOy))(x＞y)这样的绝缘材料，使用CVD方法、溅射方法等方法。例如，在基础绝缘膜12具有双层结构的情况下，可以形成氧化氮化硅膜作为第一层的绝缘膜，并可以形成氮氧化硅膜作为第二层的绝缘膜。或者，可以形成氮化硅膜作为第一层的绝缘膜，并可以形成氧化硅膜作为第二层的绝缘膜。
作为半导体层14，优选使用用单晶半导体或者多晶半导体形成的半导体层。例如，在将用溅射法、等离子体CVD法或者低压CVD法在衬底10的整个表面上形成的半导体层晶化之后，对该半导体层进行选择性蚀刻，从而形成半导体层14。换句话说，优选地，在绝缘表面上形成岛状的半导体层以用于元件隔离，使用所述半导体层形成一个或者多个非易失性存储元件。作为半导体材料，优选硅，另外也可以使用硅锗半导体。作为半导体层的晶化方法，可以采用激光晶化方法，热处理晶化方法(使用快速热退火(rapid thermal annealing，RTA)或者退火炉)，使用金属元素促进晶化的晶化方法，或者将上述方法组合起来的方法。也可以不使用这样的薄膜工艺，而使用所谓的SOI(绝缘体上硅)衬底，其中，在绝缘表面上形成单晶半导体层。
这样，在绝缘表面上形成的半导体层单独地形成为具有岛状，从而，即使在同一衬底上形成存储元件阵列和外围电路，也能有效隔离元件。换句话说，即使在同一衬底上形成需要在大于或等于10V、小于或等于20V的电压进行写入和擦除的存储元件阵列以及主要通过电压大于或等于3V、小于或等于7V的操作控制数据和指令的输入输出的外围电路，也能防止由于施加给每一个元件的电压之间的差而产生相互干扰。
接下来，在半导体层14的表面上形成第一绝缘膜16(图2B)。用氧化硅形成第一绝缘膜16，或者第一绝缘膜16具有氧化硅和氮化硅的叠层结构。可以用等离子体CVD法或者低压CVD法进行绝缘膜的淀积来形成第一绝缘膜16，但是，优选用等离子体处理进行固相氧化或者固相氮化来形成第一绝缘膜16。这是因为，通过等离子体处理氧化或者氮化半导体层(一般是硅层)来形成的绝缘膜致密而具有高电介质强度电压，并具有优异的可靠性。由于第一绝缘膜16用作用于向浮动栅电极20中注入电荷的隧道绝缘膜，第一绝缘膜16优选具有这样的强度。第一绝缘膜16优选形成为具有大于或等于8nm、小于或等于20nm的厚度，更为优选地是大于或等于8nm、小于或等于10nm。例如，在栅极长度为600nm的情况下，可以将第一绝缘膜16形成为具有大于或等于8nm、小于或等于10nm的厚度。
作为通过等离子体处理进行的固相氧化处理或者固相氮化处理，优选使用微波(一般是2.45GHz)激发的等离子体，其中，电子密度大于或等于1×1011cm-3、小于或等于1×1013cm-3，电子温度大于或等于0.5eV、小于或等于1.5eV。在温度小于或等于500摄氏度的固相氧化处理或者固相氮化处理中，可以形成致密的绝缘膜，获得切合实际的响应速度。
在通过该等离子体处理氧化半导体层14的表面的情况下，在氧氛围中进行等离子体处理。作为氧氛围，可以是，例如包括氧气(O2)和稀有气体的气氛；包括一氧化二氮(N2O)和稀有气体的气氛；包括氧气、氢气(H2)和稀有气体的气氛；或者包括一氧化二氮、氢气和稀有气体的气氛。作为稀有气体，包括He、Ne、Ar、Kr和Xe中的至少一种。在用等离子体处理氮化半导体层14的表面的情况下，在氮氛围中进行等离子体处理。作为氮氛围，有例如包括氮气(N2)和稀有气体的气氛；包括氮气、氢气和稀有气体的气氛；或者包括NH3和稀有气体的气氛。作为稀有气体，包括He、Ne、Ar、Kr和Xe中的至少一种。在该实施方式中，作为稀有气体，例如可以使用Ar。另外，也可以使用混合有Ar和Kr的气体。
图4图示了用于进行等离子体处理的设备的结构示例。该等离子体处理设备具有用于安放衬底10的支承基座88，用于引入气体的气体供应部分84，连接到真空泵用于排出气体的排出口86，天线80，电介质板82，以及提供用于生成等离子体的微波的微波源部分92。另外，所述支承基座88设有温度控制部分90，从而可以控制衬底10的温度。
下面说明等离子体处理。应注意，等离子体处理包括对半导体层、绝缘膜和导电层的氧化处理、氮化处理、氮氧化处理、氢化处理以及表面改性处理(表面处理，surface modifying treatment)。对于所述处理，可以根据处理的目的选择从气体供应部分84供应的气体。
可以如下所述执行氧化处理或者氮化处理。首先，使处理室成为真空，从气体供应部分84引入用于等离子体处理的包括氧或者氮的气体。在室温加热衬底10，或者由温度控制部分90在大于或等于100摄氏度、小于或等于550摄氏度的温度加热。衬底10和电介质板82之间的距离大约大于或等于20nm、小于或等于80nm(优选地是大于或等于20nm、小于或等于60nm)。接下来，从微波供应部分92向天线80提供微波。微波被从天线80通过电介质板82引入处理室，从而生成等离子体94。当通过引入微波进行等离子体激发时，可以在低电子温度(小于或等于3eV，优选地小于或等于1.5eV)生成高电子密度(大于或等于1×1011cm-3)的等离子体。利用高密度等离子体产生的氧自由基(oxygen radical)(有一种情况是包括OH基)和/或氮自由基(nitrogen radical)(有一种情况是包括NH基)，半导体层的表面可以被氧化或者氮化。当将稀有气体比如氩气混入用于等离子体处理的气体时，根据被激发的稀有气体种类，可以高效率地生成氧自由基或者氮自由基。根据该方法，使用由等离子体高效激发的活性自由基(active radical)，可以在小于等于500摄氏度的低温下通过固相反应执行氧化、氮化或者氮氧化。
在图2B中，通过等离子体处理形成的有益的第一绝缘膜16的一个例子是叠层结构，其中在氧化氛围下通过等离子体处理在半导体层14的表面上形成厚度大于或等于8nm、小于或等于10nm的氧化硅层，并在氮氛围下通过氮等离子体处理氧化硅层的表面以形成氮等离子体处理层。具体地，通过在氧氛围下进行等离子体处理在半导体层14上形成厚度大于或等于8nm、小于或等于10nm的氧化硅层。然后，在氮氛围下接着执行等离子体处理，从而在氧化硅层的表面上或者在其表面附近提供具有高氮浓度的氮等离子体处理层。应注意，所述“表面附近”是从氧化硅层表面算起大约0.5到1.5nm的深度。例如，通过在氮氛围下进行等离子体处理，在离氧化硅层表面大约1nm的深度，包含的氮的原子百分比为20到50原子％。
在任何情况下，当如上所述使用利用等离子体处理进行的固相氧化处理或者固相氮化处理时，可以获得绝缘膜，其相当于通过在大约大于或等于950摄氏度、小于或等于1050摄氏度进行加热而形成的热氧化物膜。而对于玻璃衬底来说，如果通过热氧化处理获得绝缘膜的话，允许的热氧化处理温度极限小于或等于700摄氏度。换句话说，对于非易失性存储元件的隧道绝缘膜来说，可以形成高度可靠的隧道绝缘膜。
随后，在第一绝缘膜16上形成导电层25(图2C)。然后，选择性地蚀刻导电层25以在第一绝缘膜16上形成浮动栅电极20(图2D)。作为浮动栅电极20，可以使用由从下面的元素中选出的元素组成的膜钽(Ta)、钛(Ti)、钼(Mo)、钨(W)、铬(Cr)、硅(Si)或者锗(Ge)；或者所述元素的氮化物组成的膜(一般是氮化钽膜、氮化钨膜或者氮化钛膜)；或者组合有上述元素的合金膜(一般是Mo-W合金或者Mo-Ta合金)；或者是上述元素的硅化物膜(一般是硅化钨膜、硅化钛膜、硅化镍膜)。可以向硅膜中加入杂质，比如磷或者硼。所述导电层可以具有单一导电层或者具有两层或者三层的叠层膜。所述导电层用溅射法或者CVD法形成。
应注意，形成浮动栅电极20的半导体材料的带隙优选小于半导体层14的带隙。使浮动栅电极20的导带底部的能级低于半导体层14的导带底部的能级，从而改善载流子(电子)注入特性，并改善电荷保持特性。
另外，形成浮动栅电极20的半导体材料优选由电阻率比形成半导体层14的材料低的材料形成。当浮动栅电极20由低电阻率的半导体材料形成，并且在控制栅电极和半导体层之间施加电压时，所施加的电压在浮动栅电极的电场中不被分压，从而可以使电场对半导体层有效地作用。例如，优选锗，因为其电阻率为40到70欧姆厘米。为了降低电阻率，可以向浮动栅电极20中加入n型杂质。这样，用与半导体层14相比带隙小、电阻率低的材料形成浮动栅电极20，从而可以改善写入特性。
形成浮动栅电极20的半导体材料优选地是这样的材料第一绝缘层16形成的对浮动栅电极20的电子的势垒能量变得高于对由第一绝缘层16形成的半导体层14的电子的势垒能量。这是因为容易从半导体层14向浮动栅电极20注入载流子(电子)，并且防止了电荷从浮动栅电极20消失。
作为满足这样的条件的材料，一般使用锗或者锗的化合物来形成浮动栅电极20。作为锗的化合物的典型例子，例如有硅锗。在这种情况下，优选包括相对于硅，锗的含量大于或等于10原子％。当锗的浓度小于或等于10原子％时，由于锗浓度低，带隙不有效地变小。
浮动栅应用于与本发明有关的非易失性半导体存储器件的目的是积累电荷。但是，也可以使用另一种半导体材料，只要其具有类似的功能即可。例如，可以使用包括锗的三元化合物半导体。另外，半导体材料可以被氢化。另外，作为具有非易失性存储元件的电荷积累层的功能的材料，可以用下述材料替代所述半导体材料锗或者锗化合物的氧化物，锗或者锗化合物的氮化物，含锗或者锗化合物的氧化物，或者含锗或锗化合物的氮化物。
另外，浮动栅电极20可以具有第一浮动栅电极和第二浮动栅电极的叠层结构。在这种情况下，提供在第一绝缘层16一侧的第一浮动栅电极优选为锗或者锗化合物形成，提供在第二绝缘层22一侧的第二浮动栅电极优选由硅或者硅化合物形成。作为硅化合物，可以使用氮化硅、氧化氮化硅、碳化硅、锗浓度小于10原子％的硅锗、金属氮化物、金属氧化物或者类似材料。硅或者硅化合物比锗或者锗化合物具有更大的能隙。这样，形成第二浮动栅电极的材料具有比第一浮动栅电极更大的带隙，从而可以防止在浮动栅中累积的电荷泄漏到第二绝缘层22一侧。另外，可以使用金属氮化物或者金属氧化物形成第二浮动栅电极。作为金属氮化物，可以使用氮化钽、氮化钨、氮化钼、氮化钛等。作为金属氧化物，可以使用氧化钽、氧化钛、氧化锡等。
在任何情况下，当由硅或者硅化合物、金属氮化物或者金属氧化物形成的上述第二浮动栅电极被设置在由锗或者锗化合物形成的第一浮动栅电极的上层一侧时，第二浮动栅电极可以用作阻挡层，在制造工艺中用作防水或者耐化学品的目的。因此，可以容易地在光刻步骤、蚀刻步骤和清洗步骤中操纵衬底，提高生产率。换句话说，可以容易地加工浮动栅。但是，第一浮动栅电极和第二浮动栅电极的材料不限于上述。浮动栅电极可以具有两层或者更多层的叠层结构。
接下来，用浮动栅电极20作为掩模，将杂质元素引入半导体层14中，从而形成源区或漏区18a和18b(见图2D)。作为杂质元素，使用赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素。作为表现出n型导电性的杂质元素，可以使用磷(P)、砷(As)等。作为表现出p型导电性的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。例如，在使用硼作为p型杂质的情况下，将硼添加到大于或等于5×1015个原子每立方厘米、小于或等于1×1016个原子每立方厘米的浓度。这是为了控制晶体管的阈值电压，当硼添加到沟道形成区29时，晶体管的工作有效率。沟道形成区29形成在下面描述的浮动栅电极20的下面，其位置在半导体层14中一对源区或漏区18a和18b之间。
接下来，在浮动栅电极20上形成第二绝缘膜22(图3A)。用低压CVD法、等离子体CVD法等形成第二绝缘膜22，以具有由下述材料形成的一层或者多层氧化硅、氮氧化硅(SiOxNy)(x＞y)、氮化硅(SiNx)、氧化氮化硅(silicon nitride oxide(SiNxOy))(x＞y)、氧化铝(AlxOy)、HfOx、TaOx等。第二绝缘膜22被形成为具有大于或等于20nm、小于或等于60nm的厚度，该厚度优选大于或等于30nm、小于或等于40nm。例如，可以使用叠层膜，其中，形成厚度8nm的氧化硅层，在其上形成厚度2nm的氮化硅层，在其上形成厚度30nm的氮氧化硅膜。另外，可以对浮动栅电极20进行等离子体处理，其表面可以经过氮化处理，从而可以形成氮化物膜。在任何情况下，当第一绝缘膜16和第二绝缘膜22中的一个或者二者都具有与浮动栅电极20接触的氮化物膜或者在一侧经过氮化处理的层时，可以防止浮动栅20的氧化。
然后，选择性蚀刻和去除第一绝缘膜16和第二绝缘膜22，使得暴露源区或漏区18a和18b的部分表面(图3B)。在半导体层14上形成抗蚀剂316以覆盖浮动栅电极20的上述部分以及源区或漏区18a和18b的一部分。之后，通过蚀刻去除第一绝缘膜16和第二绝缘膜22以暴露源区或漏区18a和18b的所述部分。
随后，在第二绝缘膜22和源区或漏区18a和18b上形成导电层19(图3C)。选择性蚀刻和去除导电层19，使其在半导体层14的上述部分部分地留下。这样，在沟道形成区29上形成控制栅电极24，在源区或漏区18a和18b上形成第一导电层26a和26b(图3D)。控制栅电极24和第一导电层26a和26b优选由选自下述元素的金属形成钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等，或者包含上述金属作为主要成分的合金材料或者化合物材料。另外，可以使用添加了杂质元素比如磷的多晶硅。另外，控制栅电极24可以形成为具有一层或者包括使用上述金属的金属氮化物层24a和金属层24b的多层的叠层结构。作为金属氮化物，可以使用氮化钨、氮化钼或者氮化钛。通过提供金属氮化物层24a，可以提高金属层24b的附着性，可以防止剥离。由于金属氮化物比如氮化钽具有高功函数，由于与第二绝缘膜22的叠加效应(协同效应，synergistic effect)，可以增大第一绝缘膜16的厚度。应注意，导电层26a和26b可以形成为覆盖第一绝缘膜16或者第二绝缘膜22的一部分。
然后，在控制栅电极24和第一导电层26a和26b上形成具有接触孔315的第三绝缘膜27(图3E)。可以用CVD法、溅射方法等提供第三绝缘膜27，使之具有单层的下述绝缘膜或者下述绝缘膜的叠层结构含氧或者含氮的绝缘膜，比如氧化硅(SiOx)膜、氮化硅(SiNx)膜、氮氧化硅(SiOxNy)(x＞y)膜或者氧化氮化硅(silicon nitrideoxide(SiNxOy))(x＞y)膜，含碳的膜，比如DLC(diamond like carbon，类金刚石碳，金刚石状碳)膜，有机材料比如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯酚(polyvinyl phenol)、苯并环丁烯(benzocyclobutene)或者丙烯酸树脂(acrylic)，或者硅氧烷材料，比如硅氧烷树脂。应注意，硅氧烷材料对应于具有Si-O-Si键的材料。硅氧烷具有硅(Si)氧(O)键的骨架结构。作为取代基，使用至少包括氢的有机基团(例如烃基或者芳烃)。作为取代基，也可以使用氟基(fluoro group)。或者，至少包括氢和氟基的有机基团可以用作取代基。
通过在第三绝缘膜27上形成抗蚀剂掩模并执行干法蚀刻来形成接触孔315，使得暴露部分导电层26a和26b。在该实施方式中，在源区或漏区18a和18b上提供导电层26a和26b，因此，在进行蚀刻以形成接触孔315的情况下，蚀刻不进行到用作源区或漏区的半导体层。
接下来，形成源极或漏极电极(第二导电层)28a和28b，使其分别通过形成在第三绝缘膜27中的接触孔与第一导电层26a和26b接触(图3E)。另外，形成栅极布线28c，使其与控制栅电极24接触。源区或漏区18a和18b分别通过第一导电层26a和26b电连接到源极或漏极电极28a和28b。作为源极或漏极电极28a和28b和栅极布线28c，可以用选自下列元素的元素或者包含选自下列元素的元素作为主要成分的合金材料或者化合物材料用CVD法或者溅射法等形成单层或者叠层膜铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)或硅(Si)。然后，蚀刻所述单层或者叠层膜，形成源极或漏极电极28a和28b和栅极布线28c。含铝作为主要成分的合金材料例如对应于含有铝作为主要成分以及镍的材料，或者含有铝作为主要成分、镍以及碳和硅二者之一的合金材料。
源极或漏极电极28a和28b可以具有例如阻挡膜、铝硅(Al-Si)膜和阻挡膜的叠层结构，或者阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和阻挡膜的叠层结构。应注意，所述阻挡膜对应于钛、钛氮化物、钼或者钼氮化物的薄膜。铝和铝硅具有低电阻值并且便宜，是源极或漏极电极28a和28b的最优材料。当提供上阻挡层和下阻挡层时，可以防止生成铝或者铝硅的小丘。通过形成钛(一种具有高还原性的元素)的阻挡膜，即使在晶体半导体层上形成薄的自然氧化物膜时，所述自然氧化物膜也能被还原，因此能够形成与晶体半导体层的良好接触。
在具有如图1所示的结构的非易失性存储元件中，在源区或漏区18a和18b和源极或漏极电极28a和28b之间提供了导电层26a和26b。当蚀刻第三绝缘膜27时，蚀刻不进行到半导体层，因此可以防止接触电阻值升高。因此，能够制造出能够以低电压高效率地写入、具有有利的电荷保持特性的存储器。
使用这样的非易失性存储元件，可以获得各种类型的非易失性半导体存储器件。图5图示了非易失性存储单元阵列的等效电路的一个例子。存储1比特的信息的存储单元MS01包括选择晶体管S01和非易失性存储元件M01。非易失性存储元件M01是具有如图1所示结构的存储元件。在图5中，每一个非易失性存储元件M01到M03以及M11到M13具有如图1所示的结构。非易失性存储元件M01到M03以及M11到M13分别由选择晶体管S01到S03以及S11到S13控制。非易失性存储元件或者选择晶体管的数量不限于图5所示。
选择晶体管S01串联在位线BL0和非易失性存储元件M01之间，其栅极连接到字线WL1。非易失性存储元件M01的栅极连接到字线WL11。当数据写入非易失性存储元件M01时，在H电平被施加到字线WL1和位线BL0，L电平被施加到位线BL1的条件下，高电压被施加给字线WL11。结果，电荷被积累在浮动栅中，数据可以被写入非易失性存储元件。当擦除数据时，在H电平被施加到字线WL1和位线BL0的条件下向字线WL11施加负极性的高电压。
在该存储单元MS01中，用分别在绝缘表面上形成岛状的半导体层30和32分别形成选择晶体管S01和非易失性存储元件M01，从而可以防止来自其它选择晶体管或者非易失性存储元件的干扰，而不用特别地提供元件隔离区。另外，存储单元MS01中的选择晶体管S01和非易失性存储元件M01都是n沟道型。因此，选择晶体管S01和非易失性存储元件M01都形成在被分隔而具有岛状的一个半导体层中，从而可以省略连接这两个元件的布线。
图6图示了非易失性存储元件直接连接到位线的NOR型等效电路。提供存储单元阵列，使得字线WL和位线BL相互交叉，非易失性存储元件布置在每一个交叉点上。在NOR型中，每一个非易失性存储元件的漏极连接到位线BL。每一个非易失性存储元件的源极共同连接到源极线SL。
同样，在这种情况下，在存储单元MS01中，使用分别在绝缘表面上形成为岛状的半导体层32形成非易失性存储元件M01，从而可以防止其它非易失性存储元件的干扰，而不用特别地提供元件隔离区。另外，多个非易失性存储元件(例如图6所示的非易失性存储元件M01到M23)被认为是一个模块，使用被分隔为岛状的一个半导体层形成这些非易失性存储元件，从而可以按块单元执行擦除操作。
例如，NOR型的操作过程如下。当写入数据时，在源极线SL被设定为0V，对应于数据“0”和数据“1”的电位被施加给位线BL的条件下，向被选择用于写入数据的字线WL施加高电压。例如，针对“0”和“1”的H电平和L电平的电位被分别施加给位线BL。在被施加H电平以写入“0”数据的非易失性存储元件中，在漏极的附近产生热电子，热电子被注入浮动栅。在“1”数据的情况下，不产生这样的电子注入。
在被赋予“0”数据的存储单元中，由在漏极和源极直接的水平方向的强电场在漏极附近产生热电子，热电子被注入浮动栅。由此可知，通过向浮动栅注入电子而使阈值电压变高的状态为“0”。在“1”数据的情况下，不产生热电子，保持了没有电子注入浮动栅的阈值电压低的状态，也就是擦除状态。
当擦除数据时，大约10V的正电压被施加给源极线SL，位线BL保持为浮动状态。然后，对字线施加负极性的高电压(负极性的高电压被施加给控制栅)，电子被从浮动栅抽出。由此可知，获得了数据“1”的擦除状态。
数据的读出如下执行将源极线SL设为0V，将位线BL设为大约0.8V，向选定的字线WL施加读出电压，该读出电压被设定为数据“0”和“1”的阈值的中间值；由连接到位线BL的读出放大器判断是否存在从非易失性存储元件抽出的电流。
图7图示了NAND型存储单元阵列的等效电路。其中串联多个非易失性存储元件的NAND单元NS1连接到位线BL。一个存储区(存储块)BLK包括多个NAND单元。图7所示的存储块BLK1有32个字线(字线WL0到WL31)。位于存储块BLK1的同一行的非易失性存储元件共同连接到与该行对应的字线。
在这种情况下，选择晶体管S1和S2和非易失性存储元件M0到M31串联。这些选择晶体管和非易失性存储元件可以认为是一个单元，用一个半导体层34共同形成。因此，可以省略连接非易失性存储元件的布线，可以实现高集成度。另外，能够容易地进行与相邻NAND单元的分隔。选择晶体管S1和S2的半导体层36和NAND单元的半导体层38可以分别地形成。当进行从非易失性存储元件M0到M31的每一个浮动栅抽出电荷的擦除操作时，可以用NAND单元的一个单元进行擦除操作。另外，可以用一个半导体层40形成共同连接到一个字线的非易失性存储元件(例如在M30行的非易失性存储元件)。
在NAND单元NS1处于擦除状态(也就是，NAND单元NS1的每一个非易失性存储元件的阈值处于负电压状态)之后进行写入操作。从源极线SL一侧的存储元件M0开始顺序执行写入。在以向存储元件M0写入为例子的情况下，写入操作的概要如下所述。
在图8A中，当进行“0”写入时，例如Vcc(电源电压)被施加到选择栅极线SG2，以导通选择晶体管S2，同时，将位线BL0设为0V(地电压)。选择栅极线SG1被设为0V，选择晶体管S1被关断。接下来，对存储单元MS0的字线WL0施加高电压Vpgm(大约20V)，对其它字线施加中电压Vpass(大约10V)。由于位线BL的电压为0V，被选择的存储单元MS0的沟道形成区的电位变为0V。字线WL0和沟道形成区之间的电位差较大，从而，如上所述，通过F-N隧道电流，电子被注入存储单元MS0的浮动栅。由此，存储单元MS0的阈值电压变为正状态(“0”被写入的状态)。
另一方面，当进行“1”的写入时，如图8B所示，向位线BL施加例如Vcc(电源电压)。由于选择栅极线SG2的电压为Vcc，当该电压对于选择晶体管S2的阈值电压Vth变为Vcc减去Vth(Vcc-Vth)时，选择晶体管S2被关断。因此，存储单元MS0的沟道形成区变为浮动状态。接下来，当对字线WL0施加高电压Vpgm(20V)、对其它字线施加中电压Vpass(10V)时，通过每一个字线和沟道形成区的电容耦合，沟道形成区的电压从Vcc-Vth升高到例如大约8V。由于沟道形成区的电压升高到高电压，字线WL0和沟道形成区之间的电位差较小，这不同于“0”写入的情况。因此，在存储单元MS0的浮动栅中不产生F-N隧道电流的电子注入。因此，存储单元MS1的阈值保持在负状态(“1”被写入的状态)。
当进行擦除操作时，如图9A所示，对选定的存储块中所有的字线施加负极性的高电压(Vers)。位线Bl和源极线SL要处于浮动状态。由此，该存储块的所有存储单元中的浮动栅中的电子通过隧道电流被放电到半导体层中。结果，存储单元的阈值电压移动到负方向。
在如图9B所示的读操作中，电压Vr(例如0V)被施加到选定要读的存储单元MS0的字线WL0上，用于进行读操作的中电压Vread被施加到未被选择的存储单元的字线WL1到WL31以及选择栅极线SG1和SG2上，该电压稍高于电源电压。换句话说，选择存储元件之外的存储元件用作转移晶体管(transfer transistor)，如图9A和9B所示。由此，检测到选定要读取的存储单元MS0中是否有电流流动。也就是，在存储单元MS0中存储的数据为“0”的情况下，存储单元MS0关断，位线BL不放电。另一方面，在数据为“1”的情况下，存储单元MS0导通，位线BL放电。
图10图示了非易失性半导体存储器件的电路框图的一个例子。在该非易失性半导体存储器件中，在同一衬底上形成存储单元阵列52和外围电路54。存储单元阵列52具有如图5、6或7所示的结构。外围电路54具有如下所述的结构。
在存储单元阵列52的外围提供用于选择字线的行解码器62和用于选择位线的列解码器64。地址通过地址缓冲器56传输到控制电路58，内部行地址信号和内部列地址信号被分别传输到行解码器62和列解码器64。
为了写入和擦除数据，使用升高电源电压的电压。因此，提供由控制电路58对应于操作模式而控制的升压电路60。升压电路60的输出通过行解码器62和列解码器64被提供给字线WL或者位线BL。在读出放大器66中，输入从列解码器64输出的数据。读出放大器66读出的数据被保持在数据缓冲器68中，在控制电路58的控制下被随机访问，并通过数据输入输出缓冲器70输出。写入数据通过数据输入输出缓冲器70在数据缓冲器68中保持一次，并在控制电路58的控制下传输到列解码器64。
如上所述，在非易失性半导体存储器件的存储单元阵列52中，需要使用不同于电源电位的电位。因此，希望存储单元阵列52和外围电路54之间至少一个间隔是电绝缘的。在这种情况下，使用如下面的实施方式所述形成在绝缘表面上的半导体层形成非易失性存储元件和外围电路的晶体管，从而容易地进行绝缘。这样，可以获得具有低能耗、故障少的非易失性半导体存储器件。
(实施方式2)在此实施方式中，将说明结构不同于图1所示的非易失性存储元件的结构的非易失性存储元件的制造方法。在此实施方式中，将说明如图11所示的非易失性存储元件。在图11所示的非易失性存储元件中，控制栅电极24具有侧壁300。
在图11中，附图标记10表示衬底；12表示基础绝缘膜；14表示半导体层；29表示沟道形成区；18a和18b表示源区或漏区；16表示第一绝缘膜(也称为隧道绝缘膜)；20为浮动栅电极；22为第二绝缘膜(也称为控制绝缘膜)；24为控制栅电极；300为侧壁；26a和26b为导电层；28a和28b为通过导电层26a和26b连接到源区或漏区18a和18b的源极或漏极电极；28c是电连接到控制栅电极的栅极布线；27是用于钝化的绝缘膜。
作为如图11所示的结构，在衬底10上形成基础绝缘膜12，在基础绝缘膜12上形成具有源区或漏区18a和18b以及沟道形成区29的半导体层14。在半导体层14上形成第一绝缘膜16和导电层26a和26b，在第一绝缘膜16上形成浮动栅电极20，在浮动栅电极20和第一绝缘膜16上形成第二绝缘膜22。在第二绝缘膜22上形成控制栅电极24。控制栅电极24具有侧壁300。另外，在第二绝缘膜22、控制栅电极24和侧壁300上形成绝缘膜27。源极或漏极电极28a和28b分别通过绝缘膜27和导电层26a、26b电连接到源区或漏区18a和18b。栅极布线28c通过绝缘膜27中形成的接触孔电连接到控制栅电极24。应注意，源极或漏极电极28a和28b和源区或漏区18a和18b通过导电层26a和26b相互电连接。可以在绝缘膜27上形成用于平面化的绝缘膜。
下面结合图12A到12E说明如图11所示的非易失性存储元件的制造方法。直到在第二绝缘膜22和源区或漏区18a和18b上形成导电层19的步骤都与实施方式1中直到图3C的步骤是类似的。因此省略了其说明。
在导电层19形成在第二绝缘膜22和源区或漏区18a和18b上之后，在导电层19上形成用于形成侧壁300的绝缘膜301(图12A)。作为绝缘膜301，可以使用氧化硅膜、氮氧化硅膜、氧化氮化硅膜等。也可以不使用绝缘膜而使用导电层，比如钽(Ta)膜、钛(Ti)膜、钼(Mo)膜或者钨(W)膜。任何种类的膜都可以使用，只要其在蚀刻控制栅电极时具有一定的蚀刻选择比，并对阶梯形状具有均匀覆盖(isotropic coverage)即可。另外，所述膜可以是单层膜或者多层膜。
之后，对绝缘膜301进行各向异性蚀刻。结果，在由于浮动栅电极20的存在而在导电层19中产生的阶梯部分302中以自对准方式形成侧壁300(图12B)。通过将浮动栅电极20设为中心，在阶梯部分302中形成的侧壁300形成在对称位置或者大致对称的位置。两个侧壁300形成的位置在栅极长度方向都与浮动栅电极20的边缘部分相隔相同的距离或者大致相同的距离。
接下来，在导电层19上形成抗蚀剂掩模303(图12C)。使用抗蚀剂掩模303和侧壁300作为掩模蚀刻导电层19，从而可以相对于浮动栅电极20以自对准方式形成控制栅电极24(图12D)。另外，可以形成导电层26a和26b。然后去除抗蚀剂掩模303。
随后，在包括第二绝缘膜22、导电层26a和26b、控制栅电极24和侧壁300的整个表面上形成绝缘膜27，然后进行氢化(图12E)。作为绝缘膜27，可以使用氮化硅膜、氮氧化硅膜、氧化氮化硅膜。在没有进行前述激活(activation)等的情况下，可以在这个步骤进行热处理、激光或强光等光照、RAT处理等来激活源区和漏区。
然后在绝缘膜27上形成抗蚀剂掩模，使用该抗蚀剂掩模蚀刻绝缘膜27以形成位于源区或漏区18a和18b和控制栅电极24上方的接触孔。
在去除抗蚀剂掩模、形成导电层之后，使用另一个抗蚀剂掩模进行蚀刻以形成源极或漏极电极28a和28b、栅极布线28c以及其它布线(比如源极布线)(图12E)。这里，以集成的方式形成电极和布线。但是，电极和布线也可以单独形成，然后相互电连接。作为导电层，可以使用Ti膜、TiN膜、Al膜、Al合金膜，或者组合了上述膜的叠层膜。
这里，电极和布线的走向最好使得其角部在从垂直方向(也就是从俯视图方向)看衬底10的情况下是圆角形状。当使角部具有圆角形状时，可以防止灰尘等留在布线的角部中。因此，可以抑制由于灰尘导致的缺陷，提高成品率。
在上述制造方法中，只在形成源区或漏区18a和18b时添加一次n型或p型杂质。但是，可以进行多次杂质添加，以提供低浓度杂质区(LDD区)。下面将说明具有低浓度杂质区的结构的制造方法。
在形成图12C所示的结构之后，去除抗蚀剂掩模以获得具有源区或漏区18a和18b、侧壁300、控制栅电极24和导电层26a和26b等的结构，如图13A所示。接下来，将n型或p型杂质添加到具有源区或漏区18a和18b的半导体层中(图13B)。作为n型或p型杂质，使用与添加到源区或漏区18a和18b的杂质产生相同的导电性的杂质。因此，对形成控制栅电极24的部分以及成为LDD区313a和313b的部分不添加杂质。另一方面，在不形成控制栅电极24的部分中形成高浓度杂质区314a和314b。高浓度杂质区314a和314b用作源区或漏区。
然后，在控制栅电极24、导电层26a和26b等上形成绝缘膜27，以形成源极或漏极电极28a和28b和栅极布线28c，从而完成如图13C所示的结构。
在此实施方式中，分别在高浓度杂质区314a和314b和源极或漏极电极28a和28b之间提供导电层26a和26b。因此，当蚀刻第三绝缘膜27时，蚀刻不会进行到半导体层，可以防止接触电阻值升高。因此，可以制造出能够在低电压下进行高效率的写入、并具有有利的电荷保持特性的存储器。
(实施方式3)在此实施方式中，将结合图14A和14B、图15A到15D以及图16A和16B说明不同于图1和11所示结构的非易失性存储器的结构。
在图14A所示的非易失性存储元件中，在半导体层14中提供第一杂质区(源区或漏区)306a和306b、第二杂质区307a和307b等，浮动栅电极20由第一浮动栅电极20a和第二浮动栅电极20b形成，这都是不同于图1和图11所示的结构的地方。
在如图14A所示的结构中，在衬底10上形成基础绝缘膜12，在基础绝缘膜12上形成具有第一杂质区306a和306b、第二杂质区307a和307b和沟道形成区29的半导体层14。第一绝缘膜16和导电层26a和26b形成在半导体层14上，浮动栅电极20形成在第一绝缘膜16上，第二绝缘膜22形成在浮动栅电极20和第一绝缘膜16上，控制栅电极24形成在第二绝缘膜22上。控制栅电极24具有侧壁300。另外，绝缘膜27形成在第一绝缘膜22、导电层26a和26b、控制栅电极24和侧壁300上。源极或漏极电极28a和28b分别通过形成在绝缘膜27中的接触孔电连接到第一杂质区306a和306b。栅极布线28c通过形成在绝缘膜27中的接触孔电连接到控制栅电极24。应注意，源极或漏极电极28a和28b和第一杂质区306a和306b分别通过导电层26a和26b电连接。另外，可以在绝缘膜27上形成用于平面化的绝缘膜。
下面说明如图14A所示的非易失性存储元件的制造方法。但是，该制造方法的大部分与实施方式2是重复的。因此，在这里，将说明不同于实施方式2的步骤，形成浮动栅电极20的步骤和形成第一杂质区的步骤等。
在第一绝缘膜16形成在半导体层14上之后，形成第一导电层19a，在第一导电层19a上形成第二导电层19b(图15A)。优选地，第一导电层19a和第二导电层19b分别用不同的导电材料形成。第一导电层19a优选用与第一绝缘膜16具有好的附着性的导电材料形成。例如，优选使用氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钽(Ta)、钨(W)、硅(Si)等。另外，第一导电层19a优选形成为厚度在大于等于25nm、小于等于35nm的范围内。
第二导电层19b优选用具有低电阻率的导电材料形成。例如，优选使用金属，比如钨(W)、钼(Mo)、铝(Al)或铜(Cu)，包含金属作为主要成分的合金或者金属化合物等。作为合金，例如有铝硅合金、铝钕合金等。作为金属化合物，例如有氮化钨等。另外，第二导电层优选形成为具有在大于等于100nm、小于等于600nm范围内的厚度。
形成第一导电层19a和第二导电层19b的方法没有特别的限制。可以使用任何方法，比如溅射法或者蒸镀法。
接下来，在第二导电层19b上形成掩模308。然后，蚀刻第一导电层19a和第二导电层19b，以形成第一浮动栅电极20a和第三导电层19c，它们具有这样的形状每一个导电层的侧壁相对于导电层的水平面具有梯度(图15B)。
随后，用掩模308选择性蚀刻第三导电层19c，形成第二浮动栅电极20b。此时，第二浮动栅电极20b优选在高度各向异性条件下进行蚀刻和处理，使得第二浮动栅电极20b的侧壁垂直于水平面。这样，在形成于第一绝缘膜16一侧的第一浮动栅电极20a上形成宽度比第一浮动栅电极20a小的第二浮动栅电极20b(也就是栅极长度小)(图15C)。在此实施方式中，第一浮动栅电极20a和第二浮动栅电极20b的组合称为浮动栅电极20。
然后，用浮动栅电极20作为掩模添加n型或p型杂质，形成第一杂质区306a和306b和第二杂质区307a和307b(图15D)。第二杂质区307a和307b通过第一浮动栅电极20a成为低浓度杂质区。夹在第二杂质区307a和307b之间的部分成为沟道形成区29。
在制造了图15D的结构之后，通过如实施方式2所述的方法形成侧壁300，并形成控制栅电极24和导电层26a和26b。然后，形成绝缘膜27，并形成源极或漏极电极28a和28b和栅极布线28c，从而完成图14A所示的结构。
尽管在此实施方式中控制栅电极24具有侧壁300，但侧壁并不总是需要提供。可以使用如实施方式1所述没有提供侧壁的结构。
另外，如图14B所示，可以使用提供第一杂质区312a和312b、第二杂质区311a和311b以及第三杂质区310a和310b的结构。这里，第一杂质区312a和312b分别用作源区或漏区。
在制造了图15D的结构之后，通过实施方式2所述的方法形成如图16A所示的第二绝缘膜22，形成侧壁300，并形成控制栅电极24和导电层26a和26b。
接下来添加n型或p型杂质。作为n型或p型杂质，使用与添加到第一杂质区和第二杂质区的杂质产生一样的导电性的杂质。在控制栅电极24下方不添加杂质，然后就可以形成第一杂质区312a和312b、第二杂质区311a和311b和第三杂质区310a和310b。在这种情况下，第一杂质区312a和312b中所包含的n型或p型杂质的浓度高于第二杂质区311a和311b中所包含的n型或p型杂质的浓度。第二杂质区311a和311b中所包含的n型或p型杂质的浓度高于第三杂质区310a和310b中所包含的n型或p型杂质的浓度。
然后，与实施方式1中一样，在控制栅电极24、导电层26a和26b等上形成绝缘膜27，形成源极或漏极电极28a和28b和栅极布线28c，从而完成如图16B和图14B所示的结构。
在此实施方式中，在第一杂质区312a和312b和源极或漏极电极28a和28b之间提供导电层26a和26b。因此，当蚀刻第三绝缘膜27时，蚀刻不会进行到半导体层，从而可以防止接触电阻值升高。因此，能够制造出能够用低电压进行高效率的写入、并具有有利的电荷保持特性的存储器。
下面说明与本发明有关的非易失性半导体存储器件。在下面所描述的本发明的结构中，在不同的附图中共同使用表示同一因素的附图标记，在这种情况下省略重复的说明。
〔实施例1〕
在此实施例中，将参照

非易失性半导体存储器件的制造工艺的一个例子。这里，在非易失性半导体存储器件中，图示了一种情况，其中，在同一衬底上形成存储部分所包括的非易失性存储元件以及对存储部分等执行控制的逻辑部分中所包含的元件比如晶体管。图5图示了在此实施例中说明的非易失性半导体存储器件中的存储部分的示意图。
在该实施例所示的存储部分中，提供多个包括控制晶体管S和非易失性存储元件M的存储单元。在图5中，形成一个存储单元MS01，包括控制晶体管S01和非易失性存储元件M01。类似地，形成其它存储单元，每一个分别包括控制晶体管S02和非易失性存储元件M02，控制晶体管S03和非易失性存储元件M03，控制晶体管S11和非易失性存储元件M11，控制晶体管S12和非易失性存储元件M12，以及控制晶体管S13和非易失性存储元件M13。
控制晶体管S01的栅电极连接到字线WL1，源极和漏极之一连接到位线BL0，源极和漏极中的另一个连接到非易失性存储元件M01的源极或漏极。非易失性存储元件M01的栅电极连接到字线WL11，源极和漏极之一连接到控制晶体管S01的源极或漏极，源极和漏极中的另一个连接到源极线SL。
由于存储部分中提供的控制晶体管与逻辑部分中提供的晶体管相比具有更高的驱动电压，优选将存储部分中的晶体管和逻辑部分中的晶体管各自的栅极绝缘膜等形成为具有不同的厚度。例如，在要求低驱动电压并要求阈值电压的变化小的情况下，优选提供栅极绝缘膜薄的薄膜晶体管。同时，在要求高驱动电压并要求栅极绝缘膜具有耐压特性的情况下，优选提供具有厚栅极绝缘膜的薄膜晶体管。
因此，在此实施例中，下面将参照

一种情况其中，对于需要低驱动电压并需要阈值电压变化小的逻辑部分的晶体管，形成厚度小的绝缘膜；对于需要高电压并需要栅极绝缘膜具有耐压特性的存储部分的晶体管，形成厚度大的绝缘膜。图17A、18A和19A分别图示了存储部分中的元件的俯视图，图17B、18B和19B分别图示了逻辑部分中的元件的俯视图。图20A到20C、21A到21C、22A和22B、23A和23B以及图24分别图示了沿着图17A和17B、18A和18B以及19A和19B中的线A-B、C-D、E-F和G-H的剖视图。在所述剖视图中，A和B以及C和D之间的部分表示在逻辑部分中提供的薄膜晶体管。E和F之间的部分表示在存储部分中提供的非易失性存储元件。G和H之间的部分表示在存储部分中提供的薄膜晶体管。另外，在此实施例中，描述了一种情况其中，在A和B之间提供的薄膜晶体管是p沟道型；在C和D以及G和H之间提供的薄膜晶体管分别是n沟道型；E和F之间提供的非易失性存储元件的载流子的运动是由电子执行的。但是，本发明的非易失性半导体器件不限于此。
首先，在衬底100上形成岛状半导体层104、106、108和110，半导体层和衬底之间夹有绝缘膜102。分别形成第一绝缘膜112、114、116和118以覆盖岛状半导体层104、106、108和110(图20A)。
作为岛状半导体层104、106、108和110，使用含硅(Si)作为主要成分的材料(例如SixGe1-x等)，通过溅射法、LPCVD法、等离子体CVD法等在预先形成在衬底100上的绝缘膜102上形成无定形半导体层。在无定形半导体层晶化之后，选择性地进行蚀刻，从而可以提供岛状半导体层104、106、108和110。应注意，可以使用下述方法进行无定形半导体层的晶化激光晶化方法、使用RTA或退火炉的热晶化方法、使用金属元素促进(promoting)晶化的热晶化方法，以及组合使用前述方法的方法，等等。
当用激光照射进行半导体层的晶化或者再晶化时，作为激光源，可以使用LD激发连续波(CW，continuous wave)激光器(YVO4，二次谐波(波长532nm))。具体地，波长不一定限于二次谐波，但是，从能量效率的角度看，二次谐波优于其它更高次谐波。当用CW激光照射半导体层时，半导体层连续地接收能量，从而，一旦半导体层熔化，熔化状态就能持续。另外，通过扫描CW激光可以移动半导体层的固液界面，形成在沿着该移动方向的方向上较长的晶粒。使用固态激光器是因为其输出与气体激光器等相比比较稳定，从而能够期望获得稳定的处理。不仅可以使用CW激光器，也可以使用重复频率为10MHz或者以上的脉冲激光器。在使用具有高重复频率的脉冲激光器的情况下，当脉冲间隔短于半导体层熔化之后、熔化的半导体又固化之前的时间时，半导体层就能够正常地维持熔化状态。然后，通过移动固液界面，能够形成晶粒在一个方向较长的半导体层。也可以使用另一种CW激光器或者重复频率为10MHz或者以上的脉冲激光器。例如，作为气体激光器，例如有Ar激光器、Kr激光器、CO2激光器等。作为固态激光器，例如有YAG激光器、YLF激光器、YAlO3激光器、GdVO4激光器、KGW激光器、KYW激光器、紫翠玉(金绿宝石，alexandrite)激光器、Ti蓝宝石激光器、Y2O3激光器、YVO4激光器等。另外，可以使用陶瓷激光器比如YAG激光器、Y2O3激光器、GdVO4激光器或者YVO4激光器。作为金属蒸汽激光器，可以使用氦镉激光器等。另外，优选在激光振荡器中进行具有TEM00(单横模，single transverse mode)的激光的振荡，因为可以提高线性光束斑在照射表面上的能量均一性。另外，可以使用脉冲受激准分子激光器。
衬底100从下述衬底中选择玻璃衬底、石英衬底、金属衬底(例如不锈钢衬底)、陶瓷衬底或者半导体衬底比如Si衬底。另外，作为塑料衬底，可以使用由聚对苯二甲酸乙二醇酯(PET)、聚萘二酸乙二醇酯(PEN，polyethylene naphthalate，聚萘乙烯)、聚醚砜(polyethersulfone，PES)、丙烯酸树脂(acrylic)等形成的衬底。
绝缘膜102用CVD法、溅射法等形成，使用诸如氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y)或者氧化氮化硅(silicon nitrideoxide(SiNxOy))(x＞y)这样的绝缘材料。例如，在绝缘膜具有双层结构的情况下，可以形成氧化氮化硅膜作为第一层绝缘膜，可以形成氮氧化硅膜作为第二层绝缘膜。或者，可以形成氮化硅膜作为第一层绝缘膜，可以形成氧化硅膜作为第二层绝缘膜。如上所述，形成作为阻挡层的绝缘膜102，从而可以防止来自衬底100的碱金属比如Na或者碱土金属对形成在衬底上的元件产生不利影响。在用石英作为衬底100的情况下，可以省略绝缘膜102。
通过对半导体层104、106、108和110进行热处理或者等离子体处理等可以形成第一绝缘膜112、114、116和118。例如，通过高密度等离子体处理对半导体层104、106、108和110进行氧化处理、氮化处理或者氮氧化处理，从而分别在半导体层104、106、108和110上形成是氧化物膜、氮化物膜或者氮氧化物膜的第一绝缘膜112、114、116和118。应注意，第一绝缘膜可以用等离子体CVD法或者溅射法形成。
例如，在使用含Si作为主要成分的半导体层作为半导体层104、106、108和110，用高密度等离子体处理进行氧化处理或者氮化处理的情况下，形成氧化硅(SiOx)膜或者氮化硅(SiNx)膜，作为第一绝缘膜112、114、116和118。或者，在用高密度等离子体处理对半导体层104、106、108和110进行氧化处理之后，可以通过再次进行高密度等离子体处理进行氮化处理。在这种情况下，形成氧化硅膜与半导体层104、106、108和110接触，在氧化硅膜上形成包括氧和氮的膜(之后称为“氮氧化硅膜”)。第一绝缘膜112、114、116和118分别是将氧化硅膜和氮氧化硅膜堆叠起来的膜。
这里，第一绝缘膜112、114、116和118分别形成为具有大于等于8nm、小于等于20nm的厚度，该厚度优选为大于等于8nm、小于等于10nm。例如，用高密度等离子体处理对半导体层104、106、108和110进行氧化处理以在半导体层104、106、108和110的每一个表面上形成厚度大约为10nm的氧化硅膜。之后，通过高密度等离子体处理进行氮化处理以在氧化硅膜的每一个表面上形成厚度为大约2nm的氮氧化硅膜。在这种情况下，在半导体层104、106、108和110的表面上形成的每一个氧化硅膜的厚度为大约8nm。这是因为由于形成的氮氧化硅膜的厚度，氧化硅膜的厚度减小了。此时，优选地，通过高密度等离子体处理连续地进行所述氧化处理和氮化处理而绝对不暴露到大气。通过连续地进行高密度等离子体处理，可以防止混进污染物，提高生产率。
在通过高密度等离子体处理氧化半导体层的情况下，在氧氛围下进行处理。作为氧氛围，例如可以有包括氧气(O2)和稀有气体的氛围，包括一氧化二氮和稀有气体的氛围，包括氧气、氢气(H2)和稀有气体的氛围，或者包括一氧化二氮、氢气和稀有气体的氛围。作为稀有气体，包括He、Ne、Ar、Kr和Xe中的至少一种。另一方面，在用高密度等离子体处理氮化半导体层的情况下，在氮氛围下进行等离子体处理。作为氮氛围，有例如包括氮气(N2)和稀有气体的气氛，包括氮气、氢气和稀有气体的气氛，或者包括NH3和稀有气体的气氛。作为稀有气体，包括He、Ne、Ar、Kr和Xe中的至少一种。
作为稀有气体，例如可以使用Ar。或者，可以使用混有Ar和Kr的气体。在稀有气体氛围下进行高密度等离子体处理的情况下，第一绝缘膜112、114、116和118可以包括用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。当使用Ar时，第一绝缘膜112、114、116和118可以包括Ar。
另外，高密度等离子体处理在包括上述气体、电子密度为1×1011cm-3或更高、等离子体电子温度为1.5eV或更低的氛围中进行。更具体地，电子密度大于等于1×1011cm-3小于等于1×1013cm-3，等离子体电子温度大于等于0.5eV、小于等于1.5eV。由于等离子体电子密度高、在形成在衬底100上的要处理的对象(这里是半导体层104、106、108和110)附近的电子温度低，可以防止对要处理的对象的等离子体损伤。另外，由于等离子体电子密度高达1×1011cm-3或者更高，通过使用等离子体处理氧化或者氮化要处理的对象而形成的氧化物膜或者氮化物膜与通过CVD法、溅射法等形成的膜相比可以更加致密，而且膜厚度等的均一性更好。另外，由于等离子体电子温度低达1.5eV或者更低，与传统的等离子体处理或者热氧化方法相比，可以在更低的温度下进行氧化处理或者氮化处理。例如，即使在比玻璃衬底的变形温度低100摄氏度的温度下进行等离子体处理也能充分地进行氧化处理或氮化处理。当形成等离子体时，可以使用高频比如微波(例如2.45GHz)。
在此实施例中，在用高密度等离子体处理进行要处理的对象的氧化处理的情况下，引入氧气(O2)、氢气(H2)和氩气(Ar)的混合气体。这里使用的混合气体的引入条件可以是氧气大于等于0.1sccm小于等于100sccm，氢气大于等于0.1sccm小于等于100sccm、氩气大于等于100sccm小于等于5000sccm。应注意，最好在下述条件下引入混合气体比例氧气∶氢气∶氩气＝1∶1∶100。例如，氧气可以是5sccm，氢气可以是5sccm，氩气可以是500sccm。
在用高密度等离子体处理进行氮化处理的情况下，引入氮气(N2)和氩气(Ar)的混合气体。这里使用的混合气体的引入条件可以是氮气大于等于20sccm小于等于2000sccm，氩气大于等于100sccm小于等于10000sccm。例如，氮气可以是200sccm，氩气可以是1000sccm。
在此实施例中，在存储部分形成在半导体层108上的第一绝缘膜116用作以后要完成的非易失性存储元件中的隧道氧化物膜。因此，第一绝缘膜116越薄，隧道电流更容易流动，从而允许存储器更高速地操作。另外，当第一绝缘膜116更薄时，在以后要形成的浮动栅中可以在更低的电压累积电荷。因此，可以降低半导体器件的能耗。因此，第一绝缘膜112、114、116和118最好形成得较薄。
一般，用热氧化方法作为在半导体层上形成薄绝缘膜的方法。但是，当用熔点不足够高的衬底比如玻璃衬底作为衬底100时，非常难以用热氧化法形成第一绝缘膜112、114、116和118。另外，用CVD法或者溅射法形成的绝缘膜不具有足够好的膜质量，因为膜内有缺陷，从而导致一个问题将膜形成得较薄时产生诸如针孔这样的缺陷。另外，用CVD法或者溅射法形成的绝缘膜不充分覆盖半导体层的端部，导致以后要在第一绝缘膜116上形成的导电层等和半导体层可能相互接触而导致泄漏。这样，当如此实施例中所示的用高密度等离子体处理形成第一绝缘膜112、114、116和118时，绝缘膜可以比用CVD法、溅射法等形成的绝缘膜更加致密，另外，第一绝缘膜112、114、116和118可以充分覆盖半导体层104、106、108和110的端部。结果，可以改善存储器的高速操作和电荷保持特性。在用CVD法或者溅射法形成第一绝缘膜112、114、116和118的情况下，在形成绝缘膜后，进行高密度等离子体处理，绝缘膜的每一个表面最好经过氧化处理、氮化处理或者氮氧化处理。
之后，在第一绝缘膜112、114、116和118上形成抗蚀剂123，选择性去除形成在半导体层110上的第一绝缘膜118，以局部暴露半导体层110的表面。然后，使用被第一绝缘膜118覆盖的部分作为掩模将杂质元素引入半导体层110，从而形成杂质区162(参见图20B)。作为杂质元素，使用形成n型导电性的杂质元素或者形成p型导电性的杂质元素。作为n型杂质元素，可以使用磷(P)、砷(As)等。作为p型杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。这里，将磷(P)引入半导体层110作为杂质元素。应注意，杂质区162用作源区或者漏区。
然后去除抗蚀剂123，形成第一导电层120覆盖第一绝缘膜112、114、116和118和形成在半导体层110中的杂质区162(图20C)。在此实施例中，第一导电层120可以形成为大于等于10nm小于等于50nm的厚度以便在随后的步骤中容易将杂质引入半导体层110。
用溅射法或者CVD法使用下述膜来形成第一导电层120由从下面的元素中选出的元素形成的膜钽(Ta)、钛(Ti)、钼(Mo)、钨(W)、铬(Cr)或硅(Si)；或者所述元素的氮化物形成的膜(一般是氮化钽膜、氮化钨膜或者氮化钛膜)；或者组合有上述元素的合金膜(一般是Mo-W合金或者Mo-Ta合金)；或者是上述元素的硅化物膜(一般是硅化钨膜、硅化钛膜、硅化镍膜)。诸如磷或者硼这样的杂质可以加入所述硅膜。另外，第一导电层120可以由锗、锗化合物膜等形成。
接下来，选择性去除在第一绝缘膜112、114、116和118上形成的第一导电层120。第一导电层局部保留在半导体层104、106、108和110上，形成第二导电层121和127(图17A和17B，图21A)。这里，形成在半导体层104、106、108和110上的第一导电层120被局部覆盖以抗蚀剂122，蚀刻从而选择性去除第一导电层120(图21A)。这里，夹在半导体层110中的杂质区162之间的沟道形成区160上的导电层120被去除，在半导体层110上形成第二导电层127，其形成为与半导体层110中的杂质区162接触。形成在半导体层108上的第二导电层121用作存储部分的浮动栅电极。
接下来，在半导体层106和108的特定区域中形成杂质区。这里，形成抗蚀剂124以覆盖半导体层104和110，将杂质元素引入不被抗蚀剂124或者第二导电层121覆盖的半导体层106和108中，从而形成杂质区126和156(图21B)。作为杂质元素，使用形成n型导电性的杂质元素或者形成p型导电性的杂质元素。作为n型杂质元素，可以使用磷(P)、砷(As)等。作为p型杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。这里，将磷(P)引入半导体层106和108作为杂质元素。应注意，杂质区126和156用作源区或者漏区。
接下来，在半导体层104的特定区域中形成杂质区。这里，去除覆盖半导体层104和110的抗蚀剂124，形成抗蚀剂164以覆盖半导体层106、108和110。将杂质元素引入不被抗蚀剂164或者半导体层104上的第二导电层121覆盖的半导体层104中，从而形成杂质区125(图21C)。作为杂质元素，使用形成n型导电性的杂质元素或者形成p型导电性的杂质元素。作为n型杂质元素，可以使用磷(P)、砷(As)等。作为p型杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。这里，将硼(B)引入半导体层104作为杂质元素。应注意，杂质区125用作源区或者漏区。
接下来，在第二导电层121和125以及第一绝缘膜112、114、116和118上形成第二绝缘膜128，以覆盖半导体层104、106、108和110(图22A)。
使用诸如氧化硅、氮化硅、氮氧化硅(SiOxNy)(x＞y)或者氧化氮化硅(silicon nitride oxide(SiNxOy))(x＞y)这样的绝缘材料，用CVD法或者溅射法等将第二绝缘膜128形成为单层或者叠层。在第二绝缘膜128被形成为具有单层的情况下，例如，用CVD法形成氮氧化硅膜或者氧化氮化硅膜到具有大于等于20nm、小于等于60nm的厚度。在第二绝缘膜128具有三层结构的情况下，形成氮氧化硅膜作为第一层绝缘膜，形成氮化硅膜作为第二层绝缘膜，形成氮氧化硅膜作为第三层绝缘膜。或者，作为第二绝缘膜128，可以使用锗的氮化物。
形成在半导体层108上的第二绝缘膜128在以后完成的非易失性存储元件中用作控制绝缘膜。
接下来，形成抗蚀剂130以覆盖形成在半导体层104、106、108和110上的第二绝缘膜128(图22B)。应注意，形成在半导体层104、106和108上的抗蚀剂130被形成为覆盖第二导电层121的上述部分而不覆盖杂质区125、126和156的上述部分。之后，通过蚀刻去除第二绝缘膜128以暴露杂质区125、126和156的所述部分。
随后，形成导电层136以覆盖半导体层104、106、108和110(参图23A)。这里，作为导电层，图示了一个例子其中，导电层136被形成为具有单层。事实上，导电层可以形成为具有两层、三层或者更多层的叠层结构。
导电层136可以由选自下述元素的元素形成钽(Ta)、钨(W)、钛(Ti)、钼(Mo)铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等，或者包含上述元素作为主要成分的合金材料或者化合物材料。或者导电层136可以由上述元素被氮化的金属氮化物膜形成。另外，所述导电层136可以由半导体材料形成，典型的是掺杂有杂质元素比如磷的多晶硅。
这里，用钨形成导电层136。或者，作为导电层，可以使用从氮化钽膜、氮化钨膜、氮化钼膜和氮化钛膜选择的单层或者这些膜的叠层。
随后，通过选择性蚀刻去除导电层136，从而，导电层136局部保留在半导体层104、106、108和110上，形成在分别形成在半导体层104、106和108上的第二导电层121上方的第三导电层140、142和144，并形成在形成在半导体层110中的沟道形成区160上方的第三导电层146。另外，导电层136部分保留在半导体层104、106和108中的杂质区125、126和156上，形成第三导电层138(图23B和图18A、18B)。应注意，在存储部分形成在半导体层108上方的导电层144用作以后完成的非易失性存储元件中的控制栅。形成在半导体层110上方的导电层146用作以后完成的晶体管中的栅电极。形成在半导体层104上方的导电层140导通到第二导电层121，从而用作导电层140和导电层121以后完成的晶体管中的栅电极。形成在半导体层106上方的导电层142通到第二导电层121，从而用作导电层142和导电层121以后完成的晶体管中的栅电极。
接下来，形成绝缘膜172以覆盖第二绝缘膜128和第三导电层138、140、142、144和146。之后，在绝缘膜172上选择性地形成抗蚀剂，进行干法蚀刻以形成暴露第二导电层127和第三导电层138的接触孔。然后，形成通过接触孔与第二导电层127和第三导电层128接触的导电层174(参见图24和图19A和19B)。应注意，分别形成在半导体层104、106、108和110中的杂质区125、126、156和162电连接到导电层174。另外，导电层174用作源极布线或者漏极布线。
可以用CVD法或者溅射法等提供绝缘膜172，使之具有单层的以下膜包括氧或者氮的绝缘膜，比如氧化硅(SiOx)膜、氮化硅(SiNx)膜、氮氧化硅(SiOxNy)(x＞y)膜或者氧化氮化硅(silicon nitrideoxide(SiNxOy))(x＞y)膜；含碳的膜，比如DLC(diamond like carbon，类金刚石碳，金刚石状碳)膜，有机材料比如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯酚(polyvinyl phenol)、苯并环丁烯(benzocyclobutene)或者丙烯酸树脂(acrylic)，或者硅氧烷材料，比如硅氧烷树脂；或者以上膜的叠层结构。应注意，硅氧烷材料对应于具有Si-O-Si键的材料。硅氧烷具有硅(Si)氧(O)键的骨架结构。作为取代基，使用至少包括氢的有机基团(例如烃基)。作为取代基，也可以使用氟基(fluoro group)。或者，至少包括氢和氟基的有机基团可以用作取代基。
导电层174可以用选自下列元素的元素或者包含选自下列元素的元素作为主要成分的合金材料或者化合物材料用CVD法或者溅射法等形成单层或者叠层铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)或硅(Si)。含铝作为主要成分的合金材料例如对应于含有铝作为主要成分以及镍的材料，或者含有铝作为主要成分、镍以及碳和硅二者之一的合金材料。导电层174可以具有例如阻挡膜、铝硅(Al-Si)膜和阻挡膜的叠层结构，或者阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和阻挡膜的叠层结构。应注意，所述阻挡膜对应于钛、钛氮化物、钼或者钼氮化物的薄膜。铝和铝硅具有低电阻值并且便宜，是导电层174的最优材料。当提供上阻挡层和下阻挡层时，可以防止生成铝或者铝硅的小丘。通过形成钛(一种具有高还原性的元素)的阻挡膜，即使在晶体半导体层上形成薄的自然氧化物膜时，所述自然氧化物膜也能被还原，因此能够形成与晶体半导体层的良好接触。
在此实施例中，在用作源区或漏区的杂质区和用作源极电极或漏极电极的布线之间提供第三导电层。因此，当蚀刻第三导电层上的绝缘膜时，蚀刻不会进行到半导体层，从而可以防止接触电阻值增大。因此，可以制造出能够以低电压进行高效率的写入，并具有有利的电荷保持特性的存储器。如此实施例所述，本发明的结构不仅应用于存储部分，还应用于逻辑部分中的晶体管，从而，可以进一步防止接触电阻值升高，可以制造出具有良好特性的非易失性半导体存储器件。该实施例还可以与本说明书中说明的实施方式和另一个实施例组合起来实现。
〔实施例2〕在此实施例中，将参考

使用实施例1所示的结构中的一个岛状半导体层提供多个非易失性存储元件的情况。在表示与前述实施例相同的部分的情况下，使用相同的附图标记，并省略重复的说明。图25图示了俯视图，图26A和26B分别图示了沿图25的E-F线和G-H线的剖视图。
在此实施例所示的非易失性半导体存储器件中，提供分别电连接到位线BL0和BL1的岛状半导体层200a和200b。对岛状半导体层200a和200b中的每一个提供多个非易失性存储元件(参见图25和图26A、26B)。具体地，在半导体层200a中，在选择晶体管S01和S02之间提供包括多个非易失性存储元件M0到M31的NAND单元202a。在半导体层200b中，在选择晶体管之间提供包括多个非易失性存储元件的NAND单元202b。通过单独提供的半导体层200a和200b，可以隔离相邻的NAND单元202a和NAND单元202b。
使用一个岛状半导体层提供多个非易失性存储元件，从而可以更容易实现非易失性存储元件的集成，可以形成具有大容量的非易失性半导体存储器件。
此实施例可以与其它实施方式结合起来实现，或者可以实现另一种实施方式。
〔实施例3〕在此实施例中，将结合

具有本发明的前述非易失性半导体存储器件的半导体器件的应用实例，其中可以无接触地输入输出数据。可以无接触输入输出数据的半导体器件根据使用方式称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或者无线芯片。
半导体器件800具有无接触交换数据的功能，包括高频电路810、电源电路820、复位电路830、时钟发生电路840、数据解调电路850、数据调制电路860、控制别的电路的控制电路870、存储电路880以及天线890(图27A)。高频电路810从天线890接收信号，并输出来自天线890的从数据调制电路860接收的信号。电源电路820从接收的信号生成电源电位。复位电路830生成复位信号。时钟生成电路840基于从天线890输入的接收到的信号生成各种时钟信号。数据解调电路850对接收到的信号解调，并将解调后的信号输出到控制电路870。数据调制电路860对从控制电路870接收到的信号进行调制。作为控制电路870，例如可以提供代码提取电路910、代码判断电路920、CRC判断电路930以及输出单元电路940。应注意，代码提取电路910提取被发往控制电路870的指令中所包括的多个代码中的每一个。代码判断电路920通过比较提取的代码与基准代码(codecorresponding a reference)来判断指令的内容。CRC判断电路930基于判断出的代码检测是否存在传输错误等。
下面说明前述半导体器件的操作的例子。首先，天线890接收无线信号，然后通过高频电路810送往电源电路820，从而生成高电源电位(之后称为VDD)。将VDD提供给半导体器件800中的每一个电路。对通过高频电路810送往数据解调电路850的信号解调(此后该信号称为“解调信号”(即解调之后的信号))。另外，信号经由高频电路810通过复位电路830和时钟发生电路840，解调信号被送往控制电路870。由代码提取电路910、代码判断电路920、CRC判断电路930等对送往控制电路870的信号进行分析。然后，基于分析后的信号，输出存储在存储电路880中的半导体器件的信息。通过输出单元电路940对半导体器件的输出信息编码。另外，编码后的半导体器件800的信息通过数据调制电路860，然后作为无线信号被天线890发出。应注意，在半导体器件800所包括的多个电路中低电源电位(之后称为VSS)是共用的，VSS可以是GND(地电位)。本发明的非易失性半导体存储器件可以应用于存储电路880。在本发明的非易失性半导体存储器件中，可以降低驱动电压，因此，可以增加无接触数据通信的距离。
这样，当信号从读写器送往半导体器件800以及由读写器接收从半导体器件800发出的信号时，就能读取半导体器件中的数据。
另外，在半导体器件800中，可以不安装电源(电池)而通过电磁波向每一个电路提供电源电压，或者可以安装电源(电池)从而既通过电磁波又通过安装的电源(电池)向每一个电路提供电源电压。
下面说明可以无接触输入输出数据的半导体器件使用的例子。对包括显示部分3210的移动终端的侧面提供读写器3200。对产品3220的侧面提供半导体器件3230(图27B)。当将读写器3200保持在产品3220所包含的半导体器件3230上方时，显示部分3210显示出有关所述产品的信息，比如材料、生产区域、每一个生产步骤的检查结果、循环工艺的历史以及产品说明。另外，当用传送带传送产品3260时，可以使用提供给产品3260和读写器3240的半导体器件3250检查产品3260(图27C)。这样，通过在系统中使用半导体器件，可以容易地获取信息，实现更高的性能和更高的附加值。
本发明的非易失性半导体存储器件可以用于各种领域的具有存储器的电子设备。例如，作为应用本发明的非易失性半导体存储器件的电子设备，例如有摄影机比如摄像机和数字照相机、目镜式显示器(头戴式显示器)、导航系统、音频再现设备(汽车音响、音响组件(audio component set)等)、计算机、游戏机、移动信息终端(移动计算机、移动电话、便携式游戏机、电子书等)、具有记录介质的图像再现设备(具体地，具有能够再现记录介质比如数字通用盘(DVD)并显示图像的显示器的设备)等。这样的电子设备的具体例子图示在图28A到28E中。
图28A和28B图示了数字照相机。图28B是图28A的背面的视图。该数字照相机包括机壳2111、显示部分2112、镜头2113、操作键2114、快门2115等。另外，该数字照相机具有能够拆卸的非易失性存储器2116，并具有将数字照相机拍摄的数据存储在存储器2116中的结构。通过实施本发明而形成的非易失性半导体存储器件可以应用于所述存储器2116。
图28C图示了移动电话，这是移动终端的典型例子。该移动电话具有机壳2121、显示部分2122、操作键2123等。另外，该移动电话具有可拆卸的非易失性存储器2125，其中可以存储和再现数据，比如移动电话的电话号码、图像、音乐数据等。通过实施本发明而形成的非易失性半导体存储器件可以应用于所述存储器2125。
图28D图示了数字播放器，这是音频再现设备的典型例子。图28D所示的数字播放器包括主体2130、显示部分2131、存储部分2132、操作部分2133、耳机2134等。也可以不使用耳机2134而使用头戴受话器或者无线耳机。通过实施本发明而形成的非易失性半导体存储器件可以用于所述存储部分2132。例如，存储容量大于等于20吉字节(GB)小于等于200吉字节(GB)的NAND型非易失性存储器用于操作操作部分2133，从而，可以记录和再现图像和声音(音乐)。显示部分2131可以通过在黑色背景上显示白色字符而降低功耗。这在移动音频设备中尤其有效。应注意，在存储部分2132中提供的非易失性半导体存储器件可以具有可拆卸结构。
图28E图示了电子书(也称为电子纸)。该电子书包括主体2141、显示部分2142、操作键2143以及存储部分2144等。另外，可以在主体2141中集成调制解调器，或者可以制造无接触收发信息的结构。通过实施本发明而形成的非易失性半导体存储器件可以用于所述存储部分2144。例如，存储容量大于等于20吉字节(GB)小于等于200吉字节(GB)的NAND型非易失性存储器用于操作操作键2143，从而，可以记录和再现图像和声音(音乐)。应注意，在存储部分2144中提供的非易失性半导体存储器件可以具有可拆卸结构。
如上所述，本发明的非易失性半导体存储器件的应用范围极其广泛，可以用于各种领域的电子设备，只要它们具有存储器。
本申请基于2006年3月31日递交给日本特许厅的日本专利申请序列号2006-101254。该申请的全部内容通过引用结合在本申请中。
权利要求
1.一种非易失性半导体存储器件，包括包括沟道形成区、源区和漏区的半导体层；覆盖部分源区、部分漏区和沟道形成区的第一绝缘膜；形成在第一绝缘膜上的浮动栅电极；覆盖浮动栅电极的第二绝缘膜；形成在第二绝缘膜上的控制栅电极；形成在源区上的第一导电层以及形成在漏区上的第二导电层；形成在第二绝缘膜、控制栅电极、第一导电层和第二导电层上的第三绝缘膜；以及形成在第三绝缘膜上的至少一个电极，其通过第三绝缘膜的接触孔与第一导电层和第二导电层中的一个接触。
2.如权利要求1所述的非易失性半导体存储器件，还包括形成在第三绝缘膜上的第二电极，其通过第三绝缘膜的第二接触孔与第一导电层和第二导电层中的另一个接触。
3.如权利要求1所述的非易失性半导体存储器件，其中，浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗氧化物，含锗化合物的氧化物，含锗氮化物，以及含锗化合物的氮化物。
4.如权利要求1所述的非易失性半导体存储器件，其中，所述浮动栅电极具有第一浮动栅电极和第二浮动栅电极的叠层结构。
5.如权利要求4所述的非易失性半导体存储器件，其中，所述第一浮动栅电极设置在第一绝缘膜上，在第一浮动栅电极上设置宽度比第一浮动栅电极小的第二浮动栅电极。
6.如权利要求4所述的非易失性半导体存储器件，其中，第一浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗的氧化物，含锗化合物的氧化物，含锗的氮化物，含锗化合物的氮化物；并且其中，第二浮动栅电极的材料是选自硅和硅化合物中的至少一种。
7.一种非易失性半导体存储器件，包括包括沟道形成区、源区和漏区的半导体层；覆盖部分源区、部分漏区和沟道形成区的第一绝缘膜；形成在第一绝缘膜上的浮动栅电极；覆盖浮动栅电极的第二绝缘膜；形成在第二绝缘膜上的控制栅电极；形成在源区上的第一导电层以及形成在漏区上的第二导电层；形成在第二绝缘膜、控制栅电极、第一导电层和第二导电层上的第三绝缘膜；以及至少一个形成在第三绝缘膜上的电极，其通过第三绝缘膜的接触孔与第一导电层和第二导电层中的一个接触；其中，所述控制栅电极被形成为隔着所述第二绝缘膜覆盖浮动栅电极，并且，所述控制栅电极具有侧壁。
8.如权利要求7所述的非易失性半导体存储器件，还包括形成在第三绝缘膜上的第二电极，其通过第三绝缘膜的第二接触孔与第一导电层和第二导电层中的另一个接触。
9.如权利要求7所述的非易失性半导体存储器件，其中，浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗氧化物，含锗化合物的氧化物，含锗氮化物，以及含锗化合物的氮化物。
10.如权利要求7所述的非易失性半导体存储器件，其中，所述浮动栅电极具有第一浮动栅电极和第二浮动栅电极的叠层结构。
11.如权利要求10所述的非易失性半导体存储器件，其中，所述第一浮动栅电极设置在第一绝缘膜上，在第一浮动栅电极上设置宽度比第一浮动栅电极小的第二浮动栅电极。
12.如权利要求10所述的非易失性半导体存储器件，其中，第一浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗的氧化物，含锗化合物的氧化物，含锗的氮化物，含锗化合物的氮化物；并且其中，第二浮动栅电极的材料是选自硅和硅化合物中的至少一种。
13.一种制造非易失性半导体存储器件的方法，包括在半导体层中形成沟道形成区、源区和漏区；形成第一绝缘膜以覆盖源区、漏区和沟道形成区；在第一绝缘膜上形成浮动栅电极；形成第二绝缘膜以覆盖浮动栅电极；通过蚀刻部分第一绝缘膜和部分第二绝缘膜暴露源区和漏区；在第二绝缘膜、暴露的源区和暴露的漏区上形成第一导电层；蚀刻第一导电层以在第二绝缘膜上形成控制栅电极、在暴露的源区上形成第二导电层、在暴露的漏区上形成第三导电层；在第二绝缘膜、控制栅电极、第二导电层和第三导电层上形成第三绝缘膜；在第二导电层和第三导电层中的至少一个的上方在第三绝缘膜中开至少一个接触孔；以及，在第三绝缘膜上形成至少一个电极；其中，该电极通过所述接触孔接触第二导电层和第三导电层中的一个。
14.如权利要求13所述的制造非易失性半导体存储器件的方法，其中，浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗氧化物，含锗化合物的氧化物，含锗氮化物，以及含锗化合物的氮化物。
15.如权利要求13所述的制造非易失性半导体存储器件的方法，其中，所述浮动栅电极具有第一浮动栅电极和第二浮动栅电极的叠层结构。
16.如权利要求15所述的制造非易失性半导体存储器件的方法，其中，所述第一浮动栅电极设置在第一绝缘膜上，在第一浮动栅电极上设置宽度比第一浮动栅电极小的第二浮动栅电极。
17.如权利要求15所述的制造非易失性半导体存储器件的方法，其中，第一浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗的氧化物，含锗化合物的氧化物，含锗的氮化物，含锗化合物的氮化物；并且其中，第二浮动栅电极的材料是选自硅和硅化合物中的至少一种。
18.一种制造非易失性半导体存储器件的方法，包括在半导体层中形成沟道形成区、源区和漏区；形成第一绝缘膜以覆盖源区、漏区和沟道形成区；在第一绝缘膜上形成浮动栅电极；形成第二绝缘膜以覆盖浮动栅电极；通过蚀刻部分第一绝缘膜和部分第二绝缘膜暴露源区和漏区；在第二绝缘膜、暴露的源区和暴露的漏区上形成第一导电层；在第一导电层上形成第三绝缘膜；蚀刻第三绝缘膜以形成侧壁；蚀刻第一导电层以在第二绝缘膜上形成控制栅电极、在暴露的源区上形成第二导电层、在暴露的漏区上形成第三导电层；在第二绝缘膜、控制栅电极、第二导电层和第三导电层上形成第四绝缘膜；在第二导电层和第三导电层中的至少一个上方在第四绝缘膜中开至少一个接触孔；以及在第四绝缘膜上形成至少一个电极；其中，所述电极通过所述接触孔接触第二导电层和第三导电层中的一个。
19.如权利要求18所述的制造非易失性半导体存储器件的方法，其中，浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗氧化物，含锗化合物的氧化物，含锗氮化物，以及含锗化合物的氮化物。
20.如权利要求18所述的制造非易失性半导体存储器件的方法，其中，所述浮动栅电极具有第一浮动栅电极和第二浮动栅电极的叠层结构。
21.如权利要求20所述的制造非易失性半导体存储器件的方法，其中，所述第一浮动栅电极设置在第一绝缘膜上，在第一浮动栅电极上设置宽度比第一浮动栅电极小的第二浮动栅电极。
22.如权利要求20所述的制造非易失性半导体存储器件的方法，其中，第一浮动栅电极的材料是选自下述材料中的至少一种锗，锗化合物，锗的氧化物，锗化合物的氧化物，锗的氮化物，锗化合物的氮化物，含锗的氧化物，含锗化合物的氧化物，含锗的氮化物，含锗化合物的氮化物；并且其中，第二浮动栅电极的材料是选自硅和硅化合物中的至少一种。
全文摘要
本发明涉及非易失性半导体存储器件及其制造方法，其目的是提供一种防止由于在蚀刻层间绝缘膜时蚀刻半导体层而导致接触电阻值升高，从而具有优越的写入特性和电荷保持特性的非易失性半导体存储器件及其制造方法。在源区或漏区和源极或漏极布线之间提供导电层。导电层由形成控制栅电极的同一导电层形成。提供绝缘膜以覆盖所述导电层，该绝缘膜具有暴露所述导电层的一部分的接触孔。形成源极或漏极布线以填充接触孔。
文档编号H01L21/84GK101047190SQ20071009149
公开日2007年10月3日 申请日期2007年3月30日 优先权日2006年3月31日
发明者浅见良信 申请人:株式会社半导体能源研究所