专利名称：非易失性存储单元、与非型非易失性存储器及其制造方法
技术领域：
本发明涉及一种存储器及其制造方法，更特别地，涉及非易失性存储单
元、NAND型非易失性存储器及其制造方法。
背景技术：
在各种存储器产品中，具有可进行多次数据存入、读取、抹除等动作， 且存入的数据在断电后也不会消失的优点的非易失性存储器，已成为个人计 算机和电子设备所广泛采用的 一种存储元件。
另一方面，目前业界较常使用的非易失性存储阵列包括或非(NOR)型 阵列结构和与非(NAND)型阵列结构。由于与非(NAND)型阵列的非易 失性存储器结构是使各存储单元串接在一起，其集成度与面积利用率比或非 (NOR)型阵列的非易失性存储器好，所以已经广泛应用于多种电子产品中。
然而，随着集成电路的蓬勃发展，存储器的横向尺寸日益缩小，因此， 存储器中的沟道长度亦随之缩小。如此一来，在操作非易失性存储器时，在 不同偏压下，更容易造成编程干扰(program disturb),而使存储器被错误写 入，导致存储器的可靠度(reliability)降低。 一般而言，藉由在存储器的源 极/漏极区注入高浓度的4参杂剂可以减低热载流子注入(hot carrier injection, IICI)问题，且改善存储单元在编程(program)时的干扰问题。
但是，上述提高源极/漏极区的掺杂剂浓度的作法，会使得源极/漏极区 之间容易发生不正常的电性击穿(punch through),如此将严重影响存储元 件的电性表现。为了克服电性击穿的问题，典型的方法是需进行环状注入 (halo implantation )等抗击穿注入工艺。不幸的是，当使用环状注入技术来 制造存储器时，元件的可靠度也会相对降低。
由此可知，在目前元件小型化的趋势下，如何在有限的空间中兼顾元件 的集成度和元件可靠度，将是各界研究的重点之一
发明内容
有鉴于此，本发明提供一种非易失性存储单元、NAND型非易失性存储 器及其制造方法，能够获得较浅的接面深度，且可避免已知的种种问题以及
提高元件可靠度。
本发明提出一种非易失性存储单元的制作方法。首先，在基底上依序形 成绝缘层、第一导体层、栅间绝缘层、第二导体层以及硬掩模层。然后，图 案化硬掩模层、第二导体层、栅间绝缘层和第一导体层，以形成堆叠栅极结 构。之后，移除堆叠栅极结构两旁的基底上的绝缘层，直至曝露出基底表面。 随后，在所曝露出的基底上形成外延材料层。接着，进行离子注入工艺，于 基底中形成掺杂区，以及使外延材料层转变成掺杂外延材料层。
依照本发明实施例所述的非易失性存储单元的制作方法，上述外延材料 层的形成方法例如是进行选择性外延生长工艺。
依照本发明实施例所述的非易失性存储单元的制作方法，上述移除部分 绝缘层直至曝露出基底表面的方法例如是进行回蚀刻工艺。
依照本发明实施例所述的非易失性存储单元的制作方法，上述氧化层的 形成方法例如是进行再氧化工艺。
依照本发明实施例所述的非易失性存储单元的制作方法，在堆叠栅极结 构形成之后，以及移除部分绝缘层之前，还包括在堆叠栅极结构的侧壁形成 氣化层。
依照本发明实施例所述的非易失性存储单元的制作方法，在移除部分绝 缘层之后、形成外延材料层之前，还包括进行预清洁步骤。
依照本发明实施例所述的非易失性存储单元的制作方法，上述第 一导体 层的材质例如是掺杂多晶硅。
依照本发明实施例所述的非易失性存储单元的制作方法，上述第二导体 层的材质例如是掺杂多晶硅。
依照本发明实施例所述的非易失性存储单元的制作方法，上述第二导体 层例如是由导体材料层与金属硅化物层组成。
本发明还提出一种非易失性存储单元，其包括基底、堆叠栅极结构、绝 缘层以及掺杂外延材料层。其中，堆叠栅极结构配置在基底上。此堆叠栅极 结构例如从基底往上依序包括第一导体层、栅间绝缘层、第二导体层和硬掩 模层。另外，绝缘层配置在基底、氧化层与堆叠栅极结构之间。掺杂外延材 料层配置在堆叠栅极结构两侧的基底上。掺杂区配置在掺杂外延材料层下方的基底中。
依照本发明实施例所述的非易失性存储单元，还包括氧化层，配置在堆 叠栅极结构侧壁。
依照本发明实施例所述的非易失性存储单元，上述第一导体层的材质例
如是掺杂多晶硅。
依照本发明实施例所述的非易失性存储单元，上述第二导体层的材质例
如是掺杂多晶硅。
依照本发明实施例所述的非易失性存储单元，上述第二导体层例如是由 导体材料层和金属硅化物层组成。
本发明又提出一种NAND型非易失性存储器的制作方法。首先，提供 基底，基底具有选择栅极区域。然后，在基底上依序形成绝缘层、第一导体 层、栅间绝缘层。接着，移除选择栅极区域的至少部分的栅间介电层，以曝 露出部分第一导体层。之后，在基底上依序形成第二导体层以及硬掩模层。 其中，第二导体层覆盖栅间介电层以及所曝露出的部分第一导体层。继之， 图案化硬掩模层、第二导体层、栅间绝缘层和第一导体层，以形成多个堆叠 栅极结构，同时于选择栅极区域形成选择栅极结构。之后，移除各堆叠栅极 结构两侧及选择栅极结构两旁的基底上的绝缘层，直至曝露出基底表面。接 着，于各堆叠栅极结构及选择栅极结构两侧的所曝露出的基底上形成外延材 料层。接着，进行离子注入工艺，于堆叠栅极结构两侧以及选择栅极结构两 恻的基底中形成掺杂区，以及使外延材料层转变成掺杂外延材料层。
依照本发明实施例所述的NAND型非易失性存储器的制作方法，上述 外延材料层的形成方法例如是进行选择性外延生长工艺。
依照本发明实施例所述的NAND型非易失性存储器的制作方法，上述 移除部分绝缘层直至曝露出基底表面的方法例如是进行回蚀刻工艺。
依照本发明实施例所述的NAND型非易失性存储器的制作方法，上述 氧化层的形成方法例如是进行再氧化工艺。
依照本发明实施例所述的NAND型非易失性存储器的制作方法，在选 择栅极结构形成之后，以及移除部分绝缘层之前，还包括在堆叠栅极结构的 侧壁形成氧化层。
依照本发明实施例所述的NAND型非易失性存储器的制作方法，在移 除部分绝缘层之后、形成外延材料层之前，还包括进行预清洁步骤。
8依照本发明实施例所述的NAND型非易失性存储器的制作方法，上述 第 一导体层的材质例如是掺杂多晶硅。
依照本发明实施例所述的NAND型非易失性存储器的制作方法，上述 第二导体层的材质例如是掺杂多晶硅。
依照本发明实施例所述的NAND型非易失性存储器的制作方法，上述 第二导体层例如是由导体材料层与金属硅化物层组成。
本发明再提出一种NAND型非易失性存储器，其包括基底、多个堆叠 栅极结构、选择栅极结构、绝缘层以及掺杂外延材料层。其中，基底具有选 择栅极区域。多个堆叠栅极结构串联配置于基底上，选择栅极结构配置于这 些堆叠栅极结构两侧的选择栅极区域的基底上。各堆叠栅极结构例如从基底 往上依序包括第一导体层、栅间绝缘层、第二导体层和硬掩模层。另外，绝 缘层配置在各堆叠栅极结构、基底与氧化层之间，以及配置在选择栅极结构 与基底之间。掺杂外延材料层配置在各堆叠栅极结构两侧及该选择栅极结构 两侧的基底上。掺杂区配置在堆叠栅极结构两侧以及选择栅极结构两侧的基 底中。
依照本发明实施例所述的NAND型非易失性存储器，还包括氧化层， 配置在堆叠栅极结构的侧壁。在一实施例中，氧化层还包括同时配置在选择 栅极结构的侧壁。
依照本发明实施例所述的NAND型非易失性存储器，上述第一导体层 的材质例如是掺杂多晶硅。
依照本发明实施例所述的NAND型非易失性存储器，上述第二导体层 的材质例如是掺杂多晶硅。
依照本发明实施例所述的NAND型非易失性存储器，上述第二导体层 例如是由导体材料层与金属硅化物层组成。
本发明的方法是在形成掺杂区之前，利用选择性外延生长工艺于基底上 形成外延材料层。本发明的结构在掺杂区上方配置有外延材料层。因此，可 进一 步降j氐存储元件的源极/漏极接面(source/drain junction， S/D junction ) 深度，以提高元件的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并 配合所附图式，作详细"i兌明如下。
图1A至图1H为依照本发明实施例所绘示的非易失性存储器的制造流
程的示意图。
主要附图标记说明
100:基底
101:存储单元区
103:周边电路区
105:选择栅极区域
102:穿隧介电层
104:栅介电层
106、 112:导体层108栅间介电层
110图案化掩模层
114金属硅化物层
116硬掩模层
118、 122:堆叠4册才及结构120选择栅极结构
124氧化层
126外延材料层
128离子注入工艺
130掺杂区
132掺杂外延材料层
具体实施例方式
以下，将以非易失性存储器的制作为例进一步说明本发明，但此例并非
用以限定本发明的范围。图1A至图1H为依照本发明实施例所绘示的非易 失性存储器的制造流程的示意图，此非易失性存储器的制造流程内含本发明 的非易失性存储单元以及NAND型非易失性存储器的制作方法。
首先，请参照图1A，提供基底100，基底100例如为硅基底或是其他合 适的半导体基底。基底100具有存储单元区101与周边电路区103,存储单 元区101具有选择栅极区域105。然后，于存储单元区101的基底100上形成绝缘层，以作为穿隧介电层
102，以及于周边电路区103的基底100上形成栅介电层104。穿隧介电层 102和栅介电层104的材料例如为氧化硅，而二者的形成方法为本领域技术 人员所熟知，于此不再赘述。此外，穿隧介电层102的厚度与栅介电层104 的厚度也并不相同。
接着，于基底100上形成导体层106。导体层106的材料例如是掺杂多 晶硅。导体层106的形成方法，例如是先进行化学气相沉积工艺来形成一层 未掺杂多晶硅层，之后再进行离子注入工艺，以形成之；或者也可以采用临 场(in-situ)注入掺杂剂的方式，进行化学气相沉积工艺，以形成之。
继之，于基底IOO上形成栅间绝缘层，以作为栅间介电层108。栅间介 电层108的材料例如是氧化硅/氮化硅/氮化硅。栅间介电层108的形成方法， 例如是先以热氧化法于导体层106上形成第一层氧化硅层，接着再进行化学 气相沉积工艺以于氧化硅层上形成一层氮化硅层，之后再于氮化硅层上形成 第二层氧化硅层。当然，栅间介电层108的材料也可以是氧化硅、氧化硅/ 氮化硅或其他的介电材料。
之后，请参照图1B，于存储单元区101的基底IOO上形成图案化掩模 层IIO。图案化掩模层IIO例如是图案化光致抗蚀剂层，其暴露出存储单元 区101中的选择栅极区域105的至少一部分栅间介电层108以及周边电路区 103的4册间介电层108。
然后，以图案化掩模层IIO为掩模，进行蚀刻工艺，移除暴露出来的栅 间介电层108,以暴露出导体层106。
接着，请参照图1C，移除图案化掩模层IIO。移除图案化掩模层110的 方法例如是先以氧等离子体灰化图案化掩模层110之后，再进行湿式清洗工
艺
继之，于基底100上形成导体层112，且导体层112覆盖栅间介电层108 以及所曝露出的部分导体层106。同样地，导体层112的材料以及形成方法 例如与导体层106相同。随后，于基底IOO上形成一层硬掩模层116。硬掩 模层116的材质例如是氧化硅，其例如是以四乙基原硅酸盐(TEOS)为反 应气体，进行化学气相沉积法，以形成之。
在一实施例中，还可选择性地于导体层112上形成金属硅化物层114, 以降低元件的电阻值。金属硅化物层114的材料例如为硅化鴒、硅化钛、硅化钴、硅化钽、硅化镍、硅化钿或硅化钯。金属硅化物层114的形成方法例
如是化学气相沉积工艺。
接着，请参照图1D，进行图案化工艺，将存储单元区101的硬掩模层 116、金属硅化物层114、导体层112、栅间介电层108和导体层106图案化， 以形成多个堆叠栅极结构118以及于选择栅极区域105的基底IOO上形成选 择栅极结构120。堆叠栅极结构118自基底IOO起依序包括导体层106、栅 间介电层108、导体层112、金属硅化物层114与硬掩模层116。其中，导体 层106作为浮置栅极(floating gate )，而导体层112和金属硅化物层114共 同构成控制栅极(control gate )。另外，位于选择4册极区域105的选4奪4册极结 构120则作为选择栅极(selecting gate )之用。如上所述，堆叠栅极结构118 与穿隧介电层102以及选择栅极结构120与穿隧介电层102构成非易失性存 储器中的存储单元。
另外，在进行上述图案化工艺时，也会同时将周边电路区103的硬掩模 层116、金属硅化物层114、导体层112和导体层106图案化，以形成堆叠 相斤极结构122。堆叠栅极结构122与栅介电层104构成非易失性存储器的周 边电路区中的晶体管。
要说明的是，在本实施例中，是以图1D绘示的选择栅极结构120为例 做说明，并不用以限定本发明。在其他实施例中，选择栅极结构亦可具有不 同的配置与形成方法。例如，在图2B的步骤中可移除选择栅极区域105中 全部的栅间介电层108，而形成的选择栅极结构则不包括栅间介电层。
接下来，请继续参照图1E至图1H，在这些图式中皆仅对于存储单元区 l()l做说明，而省略绘示出周边电路区103。
继之，请参照图1E,在堆叠栅极结构118与选拷:栅极结构120形成之 后，接着在堆叠栅极结构118的侧壁形成氧化层124。氧化层124的材料例 如是氧化硅，其形成方法例如是利用再氧化(re-oxidation)工艺。上述氧化 层24的功用是保护堆叠栅极结构118在后续工艺中不受到损伤。
然后，请参照图1F，移除堆叠栅极结构118两侧的穿隧介电层102，直 至曝露出基底100表面。上述移除穿隧介电层102的方法例如是进行回蚀刻 (etching back)工艺。此时，可利用图案化掩模层(未绘示)，覆盖住周边 电路区103以及存储单元区101的选择栅极区域105，以使膜层不受到损伤。
继之，请参照图1G，于堆叠栅极结构118两侧的所曝露出的基底100上形成外延材料层126。外延材料层126的材料例如是外延硅，其形成方法 例^口是利用选4奪寸生夕卜延生长工艺(selective epitaxial growth process, SEG process )。此处的选择性外延生长工艺技术为本领域技术人员所熟知，于此 不再赘述。另外，在形成外延材料层126之前，可以先利用预清洁 (prc-cleaning)步骤，清除基底100表面的杂质，以提高外延材料层126的 膜层品质。
然后，请参照图1H,在形成外延材料层126之后，接着进行离子注入 工艺128，以于基底100中形成4参杂区130。此时，离子注入工艺128亦会 在外延材料层126中注入掺杂剂而转变成为掺杂外延材料层132。
接着，后续再视元件需求来进行一般熟悉的工艺步骤，而这些步骤已为 公知技术，于此不再另行说明。
在其他实施例中，于图1E至图1G的步骤中，在堆叠栅极结构118的 侧壁形成氧化层124时，亦可同时在选择栅极结构120的侧壁形成氧化层 124。接着，移除堆叠栅极结构118两侧的穿隧介电层102时，亦可同时移 除选择栅极结构120两侧的穿隧介电层102。然后，于堆叠栅极结构118两 側的基底100上形成外延材料层126时，亦可同时于选4奪栅极结构120两侧 的基底100上形成外延材料层126。
值得特别注意的是，本实施例的存储器元件在形成作为源极/漏极区的掺 杂区之前，利用选择性外延生长工艺于基底上形成外延材料层。因此，可使 存储器元件获得深度较浅的源极/漏极接面(source/drain junction, S/D junction )，能更有效避免电击穿(punch through )的问题，而不需进行已知 的环状注入(halo implantation )等抗击穿注入工艺，且可提高元件的可靠度。
接下来，以图1H来说明本发明的非易失性存储单元与NAND型非易失 性存储器。以下说明省略有关元件的各构件的材料等可能重复的叙述。
请再次参照图1H，本发明的元件结构包括基底100、多个堆叠栅极结构 118、选择栅极结构120、氧化层124、绝缘层102、掺杂外延材料层132以 及掺杂区130。其中，基底100具有选择栅极区域105。另外，多个堆叠栅 极结构118串联配置于基底100上，选择栅极结构120配置于这些堆叠栅极 结构118两侧的选择栅极区域105的基底100上。每一个堆叠栅极结构118 从基底100往上依序包括导体层106、栅间绝缘层108、导体层112、金属硅 化物层114和硬掩模层116。
13本实施例的氧化层124配置在堆叠栅极结构118的侧壁。绝缘层102配
置在堆叠栅极结构118、基底100与氧化层124之间，以及配置在选择栅极 结构120与基底100之间。掺杂外延材料层132配置在堆叠栅极结构118两 侧的基底100上。掺杂区130配置在堆叠栅极结构118两侧以及选择栅极结 构]20两侧的基底100中。
另外，在其他实施例中，氧化层124亦可同时配置在选择栅极结构120 的侧壁。而且，掺杂外延材料层132亦可同时配置在选择栅极结构120两侧 的基底100上。
料层)，来进一步减少源极/漏极接面深度，达到兼顾元件的集成度以及提高 元件可靠度之目的。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，可进行一些更动与润饰， 因此本发明的保护范围当视所附权利要求书所界定者为准。
权利要求
1. 一种非易失性存储单元的制作方法，包括在基底上依序形成绝缘层、第一导体层、栅间绝缘层、第二导体层以及硬掩模层；图案化该硬掩模层、该第二导体层、该栅间绝缘层与该第一导体层，以形成堆叠栅极结构；移除该堆叠栅极结构两旁的该基底上的该绝缘层，直至曝露出该基底表面；于所曝露出的该基底上形成外延材料层；以及进行离子注入工艺，于该基底中形成掺杂区，以及使该外延材料层转变成掺杂外延材料层。
2. 如权利要求1所述的非易失性存储单元的制作方法，其中该外延材料 层的形成方法包括进行选择性外延生长工艺。
3. 如权利要求1所述的非易失性存储单元的制作方法，其中移除部分该 绝缘层直至曝露出该基底表面的方法包括进行回蚀刻工艺。
4. 如权利要求1所述的非易失性存储单元的制作方法，其中该氧化层的形成方法包括进行再氧化工艺。
5. 如权利要求1所述的非易失性存储单元的制作方法，其中在该堆叠栅 极结构之后，以及移除部分该绝缘层之前，还包括在该堆叠栅极结构的侧壁 形成氧化层。
6. 如权利要求1所述的非易失性存储单元的制作方法，其中在移除部分 该绝缘层之后、形成该外延材料层之前，还包括进行预清洁步骤。
7. 如权利要求1所述的非易失性存储单元的制作方法，其中该第一导体 层的材质包括掺杂多晶硅。
8. 如权利要求1所述的非易失性存储单元的制作方法，其中该第二导体 层的材质包括掺杂多晶硅。
9. 如权利要求1所述的非易失性存储单元的制作方法，其中该第二导体 层包括导体材料层和金属硅化物层。
10. —种非易失性存储单元，包括 基底；堆叠栅极结构，配置在该基底上，其中该堆叠栅极结构从该基底往上依序包括该第一导体层、该栅间绝缘层、该第二导体层和该硬掩模层； 绝缘层，配置在该基底、该氧化层与该堆叠栅极结构之间； 掺杂外延材料层，配置在该堆叠栅极结构两侧的该基底上；以及 掺杂区，配置在该掺杂外延材料层下方的该基底中。
11. 如权利要求IO所述的非易失性存储单元，还包括氧化层，配置在该 堆叠栅极结构的侧壁。
12. 如权利要求IO所述的非易失性存储单元，其中该第一导体层的材质 包括掺杂多晶硅。
13.如权利要求IO所述的非易失性存储单元，其中该第二导体层的材质包括掺杂多晶硅。
14. 如权利要求IO所述的非易失性存储单元，其中该第二导体层包括导 体材料层与金属硅化物层。
15. —种NAND型非易失性存储器的制作方法，包括 提供基底，该基底具有选择栅极区域； 在该基底上依序形成绝缘层、第一导体层、栅间绝缘层；移除该选择栅极区域的至少部分的该栅间介电层，以曝露出部分该第一 导体层；在该基底上依序形成第二导体层以及硬掩模层，其中该第二导体层覆盖 该栅间介电层以及所曝露出的部分该第 一导体层；图案化该硬掩模层、该第二导体层、该栅间绝缘层与该第一导体层，以 形成多个堆叠栅极结构，同时于该选择栅极区域形成选择栅极结构；移除每 一 该些堆叠栅极结构及该选择栅极结构两旁的该基底上的该绝缘层，直至曝露出该基底表面；于每一该些堆叠栅极结构及该选择栅极结构两侧的所曝露出的该基底 上形成外延材料层；以及进行离子注入工艺，于每一该些堆叠栅极结构两侧以及该选择栅极结构 两侧的该基底中形成掺杂区，以及使该外延材料层转变成掺杂外延材料层。
16. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中 该外延材料层的形成方法包括进行选择性外延生长工艺。
17. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中移除部分该绝缘层直至曝露出该基底表面的方法包括进行回蚀刻工艺。
18. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中 该氧化层的形成方法包括进行再氧化工艺。
19. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中 在该选择栅极结构形成之后，以及移除部分该绝缘层之前，还包括在每一该 些堆叠栅极结构的侧壁形成氧化层。
20. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中 在移除部分该绝缘层之后、形成该外延材料层之前，还包括进行预清洁步骤。
21. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中 该第一导体层的材质包括掺杂多晶硅。
22. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中 该第二导体层的材质包括掺杂多晶硅。
23. 如权利要求15所述的NAND型非易失性存储器的制作方法，其中 该第二导体层包括导体材料层与金属硅化物层。
24. —种NAND型非易失性存储器，包括 基底，该基底具有选择栅极区域；多个堆叠栅极结构以及一选择栅极结构，其中该些堆叠栅极结构串联配 置于该基底上，该选择栅极结构配置于该些堆叠栅极结构两侧该选择栅极区 域的该基底上，且每一该些堆叠栅极结构从该基底往上依序包括第一导体 层、栅间绝缘层、第二导体层与硬掩模层；绝缘层，配置在每一该些堆叠栅极结构、该基底与该氧化层之间，以及 配置在该选择栅极结构与该基底之间；掺杂外延材料层，配置在每一该些堆叠栅极结构两侧及该选择柵极结构 两侧的该基底上；以及掺杂区，配置在每一该些堆叠栅极结构两侧以及该选择栅极结构两侧的 该基底中。
25. 如权利要求24所述的NAND型非易失性存储器，还包括氧化层， 配置在每一该些堆叠栅极结构的侧壁。
26. 如权利要求25所述的NAND型非易失性存储器，其中该氧化层还 包括同时配置在该选择栅极结构的侧壁。
27. 如权利要求24所述的NAND型非易失性存储器，其中该第一导体层的材质包括掺杂多晶硅。
28. 如权利要求24所述的NAND型非易失性存储器，其中该第二导体 层的材质包括掺杂多晶硅。
29. 如权利要求24所述的NAND型非易失性存储器，其中该第二导体 层包括导体材料层与金属硅化物层。
全文摘要
本发明提供一种非易失性存储单元的制作方法。首先，在基底上依序形成绝缘层、第一导体层、栅间绝缘层、第二导体层以及硬掩模层。然后，图案化硬掩模层、第二导体层、栅间绝缘层与第一导体层，以形成堆叠栅极结构。之后，移除堆叠栅极结构两旁的基底上的绝缘层，直至曝露出基底表面。随后，于所曝露出的基底上形成外延材料层。接着，进行离子注入工艺，于基底中形成掺杂区，以及使外延材料层转变成掺杂外延材料层。
文档编号H01L21/336GK101452856SQ20071019665
公开日2009年6月10日 申请日期2007年11月29日 优先权日2007年11月29日
发明者陈世宪, 魏鸿基 申请人:力晶半导体股份有限公司