专利名称：垂直晶体管及其形成方法
技术领域：
本发明涉及一种垂直晶体管及其形成方法，更具体而言涉及一种可以防
止浮置本体效应(floating body effect)且改善垂直晶体管的特性的垂直晶体管 及其形成方法。
背景技术：
通常，各种制造技术被应用于在半导体器件中形成晶体管和位线的方 法。最近，通过在半导体基板上形成氧化物层以产生场效应的MOSFET(金 属氧化物半导体场效应晶体管)已成为本领域的最重要部分。
在MOSFET中，许多工艺用于在被划分成单元区与外围电路区的半导 体基板的区域内形成晶体管。通过在半导体基板上沉积栅极绝缘层与栅极导 电层，由成晶体管。栅极导电层通常由多晶硅层或者多晶硅层与金属基 层的叠层制成。
同时，随着半导体器件的设计规则减小，最近半导体工业又有增加半导 体器件的集成水平、工作速度与成品率的趋势。依照此趋势，为了克服常规 半导体晶体管有关半导体器件的集成水平与电流性能的限制，已经提出垂直
晶体管。
常规垂直晶体管包含形成于半导体基板内的栅极以及源极区与漏极区， 其中源极区和漏极区形成于栅极两侧以定义一水平沟道；与该常规垂直晶体 管不同，垂直晶体管包含栅极以及形成于栅极上方和下方的源极与漏极区以 定义一垂直沟道。
该垂直晶体管的沟道是通过置于源极区之间的半导体基板的一部分而 与半导体基板电连接。藉此，本体电位(body voltage)可施加至该垂直晶体管。
然而，在上述的常规垂直晶体管中，随着半导体设计规则减小，相邻源 极区之间的间隔也减小。而由于相邻源极区之间间隔的减小，源极区的杂质 可能扩散而使得源极区之间的间隔消失。
如果源极区之间的间隔消失，则从半导体基板施加的本体电位可能不会传送至垂直晶体管的沟道。由于此效应，用于储存电荷的垂直晶体管本体被 浮置，因此引起各种问题。
具体而言，垂直晶体管与半导体基板之间的电学路径由于源极区的存在 而被阻断，且因此，本体偏置无法被施加于垂直晶体管的沟道。结果，由于 聚集在垂直晶体管的本体的电荷无法释放至半导体基板，浮置本体效应由此 产生。
浮置本体效应是指一种现象，即，栅极诱导漏极漏电(gate induced drain leakage, GIOL)或热载流子注入(hot carrier injection)发生于NMOS晶体管，空 穴被俘获于沟道中，且晶体管的阈值电压由于空穴的存在而降低。
因此，在常规技术中，由于本体浮置效应而难以适当地控制晶体管，结 果晶体管特性可能劣化。
发明内容
本发明的实施例涉及一种可以防止浮置本体效应的垂直晶体管及其形 成方法。
此外，本发明的实施例涉及一种可以改善垂直晶体管的特性的垂直晶体 管及其形成方法。
依据一个方面，垂直晶体管包括半导体基板，在其表面上形成有柱型 有源图案；第一结区，形成于位于该有源图案两侧上的该半导体基板的表面 内；屏蔽层，形成于该第一结区的侧壁上；第二结区，形成在该有源图案的 上表面上；以及栅极，形成在包括该第二结区的该有源图案的侧壁上以交叠 该第一结区的至少一部分。
该第一与第二结区包括N型离子注入层。
该第一结区为源极区，且该第二结区为漏极区。
该第一结区为漏极区，且该第二结区为源极区。
该屏蔽层包括绝缘层。
该绝缘层包括硅氧化物层。
包含该屏蔽层的该第一结区按照与该有源图案的宽度的1/5-1/3相对 应的间隔来布置。
该屏蔽层具有与该有源图案的宽度的l/6~ 1/4相对应的厚度。 在另一实施例中，垂直晶体管的形成方法包括步骤蚀刻半导体基板并由此定义凹槽(groove);在该凹槽的侧壁上形成屏蔽层；形成第一外延层以 填充该凹槽；在该屏蔽层上以及位于该第一外延层的部分之间的该半导体基 板的部分上，形成由第二外延层制成的柱型有源图案；分别在该第一外延层 内以及该有源图案的上表面内形成第一结区和第二结区；以及在包括该第二 结区的该有源图案的侧壁上形成栅极，以交叠该第 一结区的至少一部分。
定义凹槽的步骤包括步骤各向异性蚀刻半导体基板；以及各向同性蚀 刻该半导体基板的被蚀刻部分以增大该半导体基板的该被蚀刻部分的宽度。
形成屏蔽层的步骤包括步骤在包括该凹槽的表面的该半导体基板上形 成绝缘层；以及间隔物蚀刻(spacer etching)该绝缘层使得该绝缘层仅残留 在该凹槽的侧壁上。
该绝缘层包括硅氧化物层。
该屏蔽层形成为具有与该有源图案的宽度的1/6~ 1/4相对应的厚度。 形成第一外延层的步骤包括在包含该屏蔽层的该半导体基板上生长第
一外延层至完全填充该凹槽的厚度；以及移除该第一外延层的表面以露出该
半导体基板。
形成有源图案的步骤包括在包含该第 一外延层的该半导体基板上生长 第二外延层以覆盖该屏蔽层；以及蚀刻该第二外延层，使得该第二外延层仅 残留在该屏蔽层上以及位于该第一外延层的部分之间的该半导体基板的部 分上。
在生长该第二外延层的步骤之后，该方法还包含平整化该第二外延层的 表面的步骤。
该第一与第二结区通过离子注入N型杂质而形成。 该第一结区为源极区，且该第二结区为漏极区。 该第一结区为漏极区，且该第二结区为源极区。
包括该屏蔽层的该第一结区形成为按照与该有源图案的宽度的1/5-1/3 相对应的间隔来布置。
在再一实施例中，垂直晶体管的形成方法包括步骤蚀刻半导体基板并 由此定义凹槽；在该凹槽的侧壁上形成屏蔽层；在该凹槽中生长掺杂有杂质 的第一外延层并由此形成第一结区；在该屏蔽层上以及位于该第一结区之间 的该半导体基板的部分上，形成由第二外延层制成的柱型有源图案，以部分 交叠该第一结区；在该有源图案的上表面中形成第二结区；以及在包含该第二结区的该有源图案的侧壁上形成栅极，以交叠该第一结区的至少一部分。
定义凹槽的步骤包括步骤各向异性蚀刻半导体基板；以及各向同性蚀 刻该半导体基板的被蚀刻部分以增大半导体基板的该蚀刻部分的宽度。
形成屏蔽层的步骤包括步骤在包括该凹槽的表面的该半导体基板上形 成绝缘层；以及间隔物蚀刻该绝缘层使得该绝缘层仅残留于该凹槽的侧壁 上。
该绝缘层包括硅氧化物层。
该屏蔽层形成为具有与该有源图案的宽度的1/6~ 1/4相对应的厚度。
形成第一结区的步骤包括步骤在包括该屏蔽层的该半导体基板上生长 N型第一外延层至完全填充该凹槽的厚度；以及移除所生长的N型第一外延 层的表面以露出该半导体基板。
包括该屏蔽层的该第一结区形成为按照与该有源图案的宽度的1/5-1/3 相对应的间隔来布置。
形成有源图案的步骤包含步骤在包含该第 一结区的该半导体基板上生 长第二外延层以覆盖该屏蔽层；以及蚀刻该第二外延层，使得该第二外延层 仅残留在该屏蔽层上以及位于该第一结区之间的该半导体基板的部分上。
在生长该第二外延层的步骤之后，该方法还包含平整化该第二外延层的 表面的步骤。
该第一与第二结区通过离子注入N型杂质而形成。 该第一结区为源极区，且该第二结区为漏极区。 该第一结区为漏极区，且该第二结区为源极区。
图1为说明依照本发明一实施例的垂直晶体管的截面图。 图2A至2H为说明本发明另一实施例的垂直晶体管的形成方法的工艺 的截面图。
图3A至3G为说明本发明又一实施例的垂直晶体管的形成方法的工艺 的截面图。
附图标记说明
B: ^各径 P:柱型有源图案
112:漏极区 118:垂直延伸沟道区116:栅极导电层 G:栅极 104:屏蔽层 H:凹槽 108:第二外延层 302:硬掩模层 306:源极区 310:漏极区
114:栅极绝缘层 110:源极区 100:半导体基板 106:第一外延层 300:半导体基板 304:屏蔽层 308:第二外延层
具体实施例方式
本发明中，在定义于半导体基板中的凹槽的侧壁上形成屏蔽层之后，在 该凹槽中形成结区，该结区的侧壁被该屏蔽层覆盖。然后，柱型有源图案形 成在该半导体基板的表面上，且栅极形成在该有源图案的侧壁上以至少部分 交叠相邻的结区。
测量的间隔减小或消失。由此，在本发明中，本体电位可稳定地施加至垂直 晶体管的沟道区。
因此，在本发明中，可以防止浮置本体效应的发生，由此可以有效地改 善垂直晶体管的特性，其中在该浮置本体效应中，垂直晶体管的本体被浮置 且聚集在沟道区的电荷无法释放至半导体基板。 以下参照
本发明的具体实施例。 图1为说明依照本发明一实施例的垂直晶体管的截面图。 参考图1,柱型有源图案P形成于半导体基板100的表面上。源极区110 在有源图案P的两侧形成于半导体基板100的表面上，且漏极区112形成于 有源图案P的上表面上。源极区IIO与漏极区112是由N型离子注入层制成。 还可以设想，源极区IIO形成在有源图案P的上表面上，且漏极区112在有 源图案P的两侧形成于半导体基板100的表面上。
栅极G形成于包含漏极区112的有源图案P的侧壁上以接触源极区110, 优选地部分交叠源极区110。栅极G包括栅极绝缘层114与4册极导电层116。 因此，依照本发明，形成了具有垂直延伸沟道区118的垂直晶体管，该沟道 区118形成于介于源极区IIO与漏才及区112之间的有源图案P内。由绝缘层优选地由硅氧化物层制成的屏蔽层104形成于相应的源极区
110的侧壁上。屏蔽层104具有不大于有源图案P的宽度的1/4的厚度，例 如，对应于有源图案P的宽度的1/6~ 1/4。据此，在其侧壁上被屏蔽层104 覆盖的源极区110可隔开一间隔，该间隔不大于有源图案P的宽度的1/3或 者例如对应于有源图案P的宽度的1/5 ~ 1/3。
在本发明中，由于屏蔽层104形成在相应的源极区110的侧壁上，因此 可以防止源极区110的杂质扩散穿过源极区110的侧壁。结果，在本发明中， 可以防止由于源极区IIO的杂质扩散而引起介于相邻源极区IIO之间的间隔 减少或消失。因此，也可以防止介于垂直晶体管的沟道区118与半导体基板 100之间的电学路径被源极区110阻断。
因此，在本发明中，路径B由于屏蔽层104的存在而可得到保证，其中 聚集于垂直晶体管的沟道区118内的电荷通过该路径B可释放至半导体基板 100。藉此，可以防止浮置本体效应，且可以改善晶体管的特性。
图2A至2H为说明本发明另一实施例的垂直晶体管的新方法的工艺的
参照图2A，在形成硬掩模层102于半导体基板100上后，光致抗蚀剂 图案(未示出)形成于硬掩模层102上。硬掩模层102例如是由氮化硅层制 成，且该光致抗蚀剂图案形成为露出硬掩模层102的部分区域。利用公知的 光学工艺，通过各向异性蚀刻被该光致抗蚀剂图案露出的硬掩模层102部分， 以及置于其下方的半导体基板100的预定厚度部分，由此定义凹槽H。随后， 移除光致抗蚀剂图案。
参照图2B,凹槽H的侧壁被各向同性蚀刻，使得凹槽H的宽度增加。
参照图2C,硬掩模层102移除后，优选为硅氧化物层的绝缘层沉积在 包含凹槽H的表面的半导体基板IOO上。然后，通过间隔物蚀刻该绝缘层而 使得该绝缘层仅残留在凹槽H的侧壁上，在凹槽H的侧壁上形成屏蔽层104。 屏蔽层104形成为具有不大于随后形成的有源图案P的宽度的1/4或者优选 地对应于该宽度的1/6-1/4。
参照图2D,第一外延层106生长在从凹槽H底面部分开始的其上未形 成有屏蔽层104的半导体基板IOO上，至完全填充凹槽H的厚度。随即，如 此生长的第一外延层106的表面通过化学机械抛光(CMP)工艺或回蚀刻工 艺移除以露出半导体基板100。参照图2E，第二外延层108形成于第一外延层106、屏蔽层104与半导 体基板100上。第二外延层108形成为具有与垂直晶体管的结构中所期望的 沟道长度相对应的厚度。然后，第二外延层108的表面通过CMP工艺或回 蚀刻工艺被平整化。
参照图2F,通过蚀刻第二外延层108，在屏蔽层104上以及位于第一外 延层106的部分之间的半导体基板100的部分上形成柱型有源图案P，以部 分交叠第一外延层106。此时，优选地实施蚀刻而不引起第一外延层106的 蚀刻损失。
参照图2G,通过对形成有有源图案P的得到的半导体基板100进行N 型杂质离子注入工艺，在填充于凹槽H中的第一外延层106内形成源极区 110,并在有源图案P的上表面上形成漏极区112。可以想到，源极区110 形成在有源图案P的上表面上，且漏极区112形成于填充在凹槽H中的第一 外延层106内。
源极区IIO形成在凹槽H中使得源极区110的侧壁被屏蔽层104覆盖。 因此，在本发明中，通过形成沟道屏蔽层104，可以防止离子注入到源极区 110的N型杂质扩散通过源极区110的侧壁。藉此，可以防止相邻源极区110 之间的间隔减小或消失。据此，源极区IIO可在半导体基板100的表面上被 隔开一间隔，该间隔不大于有源图案P的宽度的1/3或者优选地对应于有源 图案P的宽度的1/5-1/3。
参照图2H,在形成有源极区110与漏极区112的半导体基板100的表 面上形成栅极绝缘层114之后，在栅极绝缘层114上形成栅极导电层116。 接着，通过蚀刻栅极导电层116与栅极绝缘层114,在包含漏极区112的栅 极图形P的侧壁上形成4册才及G以交叠源才及区110的至少一部分。
结果，形成了具有垂直延伸沟道区118的垂直晶体管，沟道区118形成 在介于源极区IIO与漏极区112之间的有源图案P中。该垂直晶体管的沟道 区118可通过屏蔽层104之间的半导体基板部分B与半导体基板100电连接。 本体电压可以通过半导体基板部分B施加到该垂直晶体管。
如上所述，本发明中，通过形成屏蔽层104,可以防止源极区110中的 杂质扩散通过源极区110的侧壁。因此，可以防止相邻源极区IIO之间的间 隔减小或消失。据此，也可以防止该垂直晶体管与半导体基板IOO之间的电 学^4圣被阻断。因此，在本发明中，由于本体电压可以通过屏蔽层104之间的半导体基
板部分B被稳定地供应至该垂直晶体管的沟道区118,可以防止由于垂直晶 体管本体的浮置所导致的浮置本体效应，且藉此可以改善该垂直晶体管的特 性。
在本发明上述实施例中已描述了，在形成第一与第二外延层之后，N型 杂质离子注入工艺被实施以同时形成源极区与漏才及区。然而，依照本发明又 一实施例，可以构想，在生长其中掺杂有N型杂质的第一外延层并因此形成 源极区之后，后来形成漏极区使得包括该离子注入工艺的后续工艺可稳定地 进行。
图3A至3G为说明本发明又一实施例的垂直晶体管的形成方法的工艺 的截面图。
参照图3A,在半导体基板300上形成硬掩模层302之后，在硬掩模层 302上形成光致抗蚀剂图案(未示出)。硬掩模层302例如是由氮化硅层制成， 且该掩模图案形成为露出硬掩模层302的部分区域。利用公知的光学工艺， 通过各向异性蚀刻硬掩模层302的被该光致抗蚀剂露出的部分，以及位于其 下方的半导体基板300的预定厚度部分，由此定义凹槽H。在移除光致抗蚀 剂图案之后，凹槽H侧壁被各向同性蚀刻而增加凹槽H的宽度。
参照图3B,硬掩模层302移除后，优选为硅氧化物层的绝缘层沉积在 包括凹槽H的表面的半导体基板300上。然后，通过间隔物蚀刻该绝缘层， 在凹槽H的侧壁上形成屏蔽层304。屏蔽层304形成为具有不大于随后形成 的有源图案P的宽度的1/4或者优选地对应于该宽度的1/6 ~ 1/4。
参照图3C，掺杂有N型杂质的第一外延层生长在从凹槽H底面部分开 始的其上未形成有屏蔽层304的半导体基板300上，至完全填充凹槽H的厚 度。随即，惨杂有N型杂质的第一外延层的表面通过CMP工艺或回蚀刻工 艺移除以露出半导体基板300,且源极区306由此形成在相应凹槽H中。源 极区306形成在凹槽H中，使得源极区306的侧壁被屏蔽层304覆盖。藉此， 源才及区306可在半导体基+反300的表面上被隔开一间隔，该间隔不大于随后 形成的有源图案P的宽度的1/3或者优选地对应于有源图案P的宽度的1/5 ~ 1/3。
此处，在本发明的该实施方式中，由于第一外延层是在其掺杂有N型杂 质的状态下生长，源极区306可在形成有源图案P之前形成。藉此，用以形成漏极区的包括离子注入工艺的后续工艺可稳定地实施。
参照图3D,第二外延层308形成在源极区306、屏蔽层304与半导体基 板300上。第二外延层308形成为具有与垂直晶体管的结构中所期望的沟道 长度相对应的厚度。然后，第二外延层308的表面通过CMP工艺或回蚀刻 工艺被平整化。
参照图3E,通过蚀刻第二外延层308,在屏蔽层304上以及位于源极区 306的部分之间的半导体基板300的部分上形成柱型有源图案P，以部分交 叠源极区306。此时，优选地实施蚀刻而不引起源极区306的蚀刻损失。
参照图3F，通过对形成有有源图案P的得到的半导体基板300进行N 型杂质离子注入工艺，在有源图案P的上表面上形成漏极区310。源极区306 与漏极区310的位置可以互换。
参照图3G,在形成有漏极区310的半导体基板300的表面上形成栅极 绝缘层312之后，在栅极绝缘层312上形成栅极导电层314。接着，通过蚀 刻栅极导电层314与栅极绝缘层312,在包括漏极区310的有源图案P的侧 壁上形成4册纟及G以交叠源极区306的至少一部分。
结果，形成了具有垂直延伸沟道区316的垂直晶体管，沟道区316形成 在介于源极区306与漏极区310之间的有源图案P中。该垂直晶体管的沟道 区316通过屏蔽层304之间的半导体基板部分B与半导体基板300电连接。 本体电压可以通过半导体基板部分B施加到该垂直晶体管。
如上所述，在本发明的实施例中，通过形成屏蔽层304，可以防止介于 相邻源极区306之间的间隔减小或消失。据此，由于本体电压可被稳定地供 应至该垂直晶体管的沟道区316,可以防止引起浮置本体效应。
尽管为了说明的目的，描述了本发明的具体实施例，但是本领域技术员 将会理解，在不背离在权利要求书中披露的本发明的范围和精神的情况下可 以进4亍各种^奮正、添加和^夺换。
本申请主张于2007年11月05日提出的韩国专利申请10-2007-0112204 的优先权，其全部内容引用结合于此。
权利要求
1. 一种垂直晶体管，包括半导体基板，在其表面上形成有柱型有源图案；第一结区，形成于位于该有源图案两侧上的该半导体基板的表面内；屏蔽层，形成于该第一结区的侧壁上；第二结区，形成在该有源图案的上表面上；以及栅极，形成在包括该第二结区的该有源图案的侧壁上以交叠该第一结区的至少一部分。
2. 如权利要求1所述的垂直晶体管，其中该屏蔽层包括绝缘层。
3. 如权利要求2所述的垂直晶体管，其中绝缘层包括硅氧化物层。
4. 如权利要求1所述的垂直晶体管，其中包括该屏蔽层的该第一结区按 照与该有源图案的宽度的1/5 ~ 1/3相对应的间隔来布置。
5. 如权利要求1所述的垂直晶体管，其中该屏蔽层具有与该有源图案的 宽度的1/6~ 1/4相对应的厚度。
6. —种垂直晶体管的形成方法，包括步骤 蚀刻半导体基板并由此定义凹槽； 在该凹槽的侧壁上形成屏蔽层；形成第 一外延层以填充该凹槽；在该屏蔽层上以及位于该第一外延层的部分之间的该半导体基板的部分上，形成由第二外延层制成的柱型有源图案；分别在该第 一 外延层内以及该有源图案的上表面内形成第 一 结区和第 二结区；以及在包括该第二结区的该有源图案的侧壁上形成栅极，以交叠该第 一结区 的至少一部分。
7. 如权利要求6所述的方法，其中定义凹槽的步骤包括步骤 各向异性蚀刻半导体基板；以及蚀刻部分的宽度。
8. 如权利要求6所述的方法，其中形成屏蔽层的步骤包括步骤 在包括该凹槽的表面的该半导体基板上形成绝缘层；以及间隔物蚀刻该绝缘层使得该绝缘层仅残留在该凹槽的侧壁上。
9. 如权利要求8所述的方法，其中该绝缘层包括硅氧化物层。
10. 如权利要求6所述的方法，其中该屏蔽层形成为具有与该有源图案的 宽度的1/6~ 1/4相对应的厚度。
11. 如权利要求6所述的方法，其中形成第一外延层的步骤包括步骤 在包含该屏蔽层的该半导体基板上生长第一外延层至完全填充该凹槽的厚度；以及移除该第一外延层的表面以露出该半导体基板。
12. 如权利要求6所述的方法，其中形成有源图案的步骤包括步骤 在包含该第一外延层的该半导体基板上生长第二外延层以覆盖该屏蔽层；以及蚀刻该第二外延层，使得该第二外延层仅残留在该屏蔽层上以及位于该 第一外延层的部分之间的该半导体基板的部分上。
13. 如权利要求12所述的方法，其中在生长该第二外延层的步骤之后， 该方法还包括平整化该第二外延层的表面的步骤。
14. 如权利要求6所述的方法，其中包括该屏蔽层的该第一结区形成为按 照与该有源图案的宽度的1/5 ~ 1/3相对应的间隔来布置。
15. —种垂直晶体管的形成方法，包括步骤 蚀刻半导体基板并由此定义凹槽； 在该凹槽的侧壁上形成屏蔽层；在该凹槽中生长掺杂有杂质的第 一外延层并由此形成第 一结区； 在该屏蔽层上以及位于该第一结区之间的该半导体基板的部分上，形成 由第二外延层制成的柱型有源图案，以部分交叠该第一结区；在该有源图案的上表面中形成第二结区；以及在包含该第二结区的该有源图案的侧壁上形成栅极，以交叠该第 一 结区 的至少一部分。
16. 如权利要求15所述的方法，其中定义凹槽的步骤包括步骤 各向异性蚀刻半导体基板；以及各向同性蚀刻该半导体基板的被蚀刻部分以增大该半导体基板的该蚀 刻部分的宽度。
17. 如权利要求15所述的方法，其中形成屏蔽层的步骤包括步骤在包括该凹槽的表面的该半导体基板上形成绝缘层；以及间隔物蚀刻该绝缘层使得该绝缘层仅残留于该凹槽的侧壁上。
18. 如权利要求17所述的方法，其中该绝缘层包括硅氧化物层。
19. 如才又利要求15所述的方法，其中该屏蔽层形成为具有与该有源图案 的宽度的1/6 ~ 1/4相对应的厚度。
20. 如权利要求15所述的方法，其中形成第一结区的步骤包括步骤 在包括该屏蔽层的该半导体基板上生长N型第一外延层至完全填充该凹槽的厚度；以及移除所生长的N型第一外延层的表面以露出该半导体基板。
21. 如权利要求15所述的方法，其中包括该屏蔽层的该第一结区形成为 按照与该有源图案的宽度的1/5 ~ 1/3相对应的间隔来布置。
22. 如权利要求15所述的方法，其中形成有源图案的步骤包括步骤 在包含该第一结区的该半导体基板上生长第二外延层以覆盖该屏蔽层；以及蚀刻该第二外延层，使得该第二外延层仅残留在该屏蔽层上以及位于该 第 一结区之间的该半导体基板的部分上。
23. 如权利要求22所述的方法，其中在生长该第二外延层的步骤之后， 该方法还包括平整化该第二外延层的表面的步骤。
全文摘要
一种垂直晶体管及其形成方法。该垂直晶体管包含半导体基板，在其表面上形成有柱型有源图案；第一结区，形成于位于该有源图案两侧上的该半导体基板的表面内；屏蔽层，形成于该第一结区的侧壁上；第二结区，形成在该有源图案的上表面上；以及栅极，形成在包括该第二结区的该有源图案的侧壁上以交叠该第一结区的至少一部分。
文档编号H01L27/04GK101431100SQ20081000293
公开日2009年5月13日 申请日期2008年1月11日 优先权日2007年11月5日
发明者车宣龙 申请人:海力士半导体有限公司