专利名称：具有垂直沟道晶体管的半导体器件及其制造方法
技术领域：
本发明涉及半导体器件制造技术，并且更具体涉及具有垂直沟道晶体 管的半导体器件及制造具有垂直沟道晶体管的半导体器件的方法。
背景技术：
近来，为了提高集成度，对40nm以下的存储器件的需求已经逐渐增 加。然而，使用具有8FZ或6FZ单元结构(其中'F，表示最小特征尺寸)的 常规平面或凹陷栅极晶体管难以实现具有40 nm或更小线宽的缩微化存储 器件。因此，现在需要具有4FZ单元结构的动态随M取存储器(DRAM) 器件，这是因为它们在不缩减尺寸的情况下提高集成度1.5至2倍。为此， 已经提出垂直沟道晶体管。
在垂直沟道晶体管中，形成包围型栅电极以包围在半导体衬底上垂直 延伸的有源柱，并且在栅电极上方和下方的有源柱的上部和下部分别形成 源极和漏极区，从而垂直形成沟道。因此，即使缩小晶体管面积，也可以 保持沟道长度。
图1A示出包含垂直沟道晶体管的常M储器件的透视图。图1B示出 常规存储器件中的字线和栅极之间的连接的平面图。
参考图1A和1B，栅电极介电层13和栅电极14包围在衬底ll上形成 的柱12的外壁。存储节点15连接至柱12的上部，并JLfr衬底11中设置 掩埋位线16。字线18通过阻挡金属(barrier metal) 17连接至栅电极14， 并且在一定方向上延伸以与位线16交叉。绝缘层19形成在存储节点15 和栅电极14之间。栅极介电层13可以形成在衬底11和栅电极14之间。
在常规存储器件中，多晶硅层用作栅电极14，并且金属层用作字线18。因此，因为字线18和栅电极14是串联连接的，所以流过字线18的电流受 到用作栅电极14的多晶硅层以及用作字线18的金属层的影响。
然而，电流不仅仅只是流过字线18，而且流过栅电极14的小区域和 字线18的大区域(见图lB的^和l2)。因此，由于栅电极14的小区域导 致字线18的方块电阻(Rs)急剧增大，使得难以实现高速存储器件。
发明内容
本发明的实施方案涉及提供包括能够通过减小字线的总电阻而实现高 速性能的垂直沟道晶体管的半导体器件，以及制造所述半导体器件的方 法。
根据本发明的一个方面，提供一种半导体器件。所述半导体器件包括
形成在衬底上的柱结构，包围所述柱结构的下部的外壁的栅电极，以;Mt
一定方向上延伸以部分接触栅电极外壁的字线，所述字线移向柱结构的一 侧。
根据本发明的另一个方面，提供一种制造半导体器件的方法。所述方 法包括在衬底上形成柱结构，形成包围柱结构的下部的外壁的栅电极，以 及形成在一定方向上延伸以部分接触栅电极外壁的字线，所述字线移向柱 结构的一侧。
图1A示出具有垂直沟道晶体管的常规存储器件的透视图。
图1B示出常M储器件中的字线和栅电极之间的连接的平面图。
图2A示出根据本发明的一个实施方案的半导体器件的透视图。
图2B示出根据本发明的该实施方案的半导体器件的截面图。
图2C示出根据本发明的该实施方案的半导体器件中的字线和栅电极 之间的连接的平面图。
图3A至31示出制造才艮据本发明的该实施方案的半导体器件的方法。
具体实施例方式
以下，参考附图对根据本发明的包含垂直沟道晶体管的半导体器件以及制造包含垂直沟道晶体管的半导体器件的方法进行详述。
图2A示出根据本发明的一个实施方案的半导体器件的透视图。图2B 示出根据本发明的该实施方案的半导体器件的截面图。图2C示出才艮据本 发明的该实施方案的半导体器件中的字线和栅电极之间的连接的平面图。 为方<^见，附图中省略了绝缘层等。
参考图2A至2C，在衬底31C上形成矩阵形式的多个柱结构101，并 且彼此分开预定距离。在衬底31C上形成的柱结构101包括柱体34C、柱 头34A、緩冲图案32和硬掩模图案33。此处，柱头34A的宽度大于柱体 34C的宽度。柱结构101的上侧壁覆盖有覆盖层35。
在柱体34C和衬底31C的表面上形成栅极介电层36,并且在栅极介 电层36上形成栅电极37以包围柱体34C。因此，栅电极37可以是包围在 柱结构101的下部形成的柱体34C的外壁的包围型结构。通过将杂质注入 衬底31C，在村底31C中设置掩埋位线38A和38B。
字线45部分接触栅电极37的外壁，并且在一定方向上延伸以与设置 在衬底31C中的位线38A和38B交叉。亦即，字线45延伸以部分接触所 有的各个栅电极37。为了部分接触所有的栅电极37，字线45移向柱结构 101的一侧。
栅电极37可包含多晶珪层，并且字线45可包含金属层。字线45可包 含珪化鵠(WSix)、氮化钛(TiN)、鴒(W)、铝(A1)、铜(Cu)、金(Au)、 钌(Ru)或其组合。包含垂直沟道晶体管的存储器件还可在栅电极37和 字线45之间包含阻挡金属。所述阻挡金属可包括TiN、碳氮化钽(TaCN )、 碳化钽(TaC )、氮化鴒(WN )、氮化珪鴒(WSiN )、氮化钽(TaN )、钛 (Ti )、珪化鴒(WSix)或其组合。
如图2A至2C所示，字线45的形状形成为4吏得其移向柱结构101的 一侧。如果字线45移向柱结构101的一侧，则字线45和栅电极37不是串 联连接的。因此，流过字线45的电流I主要受用作字线45的金属层的影 响。亦即，虽然电流I可能在一定程度上受栅电极37的影响，但是字线 45具有金属-至-金属连接方案使得电流I主要受字线45的大区域的影响。 这样的方案使栅电极37的作用最小化，而使由金属制成的字线45的作用 最大化，并且因此显著地减小字线45的总电阻(Rs)。与图1B的常规存储器件相比，通过减小栅电极37的面积和增加字线 45的面积，可以使根据本发明的半导体器件的字线45的总电阻(Rs)减 小为字线18的总电阻的约1/10。具体而言，在常M储器件中，字线18 的总电阻受金属层的字线18和多晶硅层的栅电极14的连接的影响，而在 本发明的存储器件中，字线45的总电阻(Rs)主要由金属层的字线45确 定。因此，可减小字线45的总电阻，4吏得易于实现高速存储器件。
图3A至3I示出制造才艮据本发明的实施方案的半导体器件的方法。为 了方^t^见，图3A至31在相同的视图中示出沿线Y-Y，截取的截面图和沿 线X-X，截取的截面图。
参考图3A，在衬底31上形成緩冲图案32和硬掩模图案33。緩冲图 案32可通过热氧化由二氧化硅(Si02)形成为约50 ~ 150 A的厚度。硬掩 模图案33由相对于緩冲图案32和衬底31可选择性蚀刻的材料形成。例如， 硬掩模图案33可由氮化硅(Si3N4)或碳化硅(SiC )形成。硬掩模图案33 可形成为约2000A的厚度。
利用硬掩模图案33作为蚀刻屏障，首次蚀刻衬底31至预定深度，例 如约1100A。以下，该首次蚀刻将称为'第一柱蚀刻，。通过第一柱蚀刻， 形成用作有源区的柱头34A。优选地，通过使用单独的氯(Cl2)气、单独 的溴化氢(HBr)气或Ch气和HBr气的气体混合物的各向异性干蚀刻工 艺，实施蚀刻衬底31以形成柱头34A。
参考图3B，在所得结构上形成覆盖层35。覆盖层35可通过单独沉积 氮化物层或依次沉积氧化物层和氮化物层来形成。氧化物层可包括二氧化 珪(Si02 )层，而氮化物层可包括氮化珪(Si3N4 )层。实施直进式蚀刻(straight etching)例如回蚀刻，以在柱头34A的侧壁上留下覆盖层35并且暴露出 柱头34A之间的衬底31的表面。直接蚀刻之后，覆盖层35也保留在硬掩 模图案33和緩冲图案32的侧壁上。覆盖层35保护柱头34A的侧壁免受 后续工艺的不利影响。覆盖层35可形成为约50 ~ 100 A的厚度。
利用覆盖层35和硬掩模图案33作为蚀刻屏障，第二次蚀刻暴露的衬 底31至预定深度，例如约2000A。以下，该蚀刻将称为'第二柱蚀刻，。第 二柱蚀刻也通过直接蚀刻实施，由此在柱头34A下方形成柱体34B。柱体 34B可具有大于柱头34A的高度。优选地，通过使用单独的氯(Cl2)气、 单独的溴化氢(HBr)气或Cl2气和HBr气的气体混合物的各向异性干蚀刻工艺，实施衬底31的第二柱蚀刻以形成柱体34B。在形成柱体34B之 后，首次蚀刻的衬底表示为附图标记31A。在完成第二柱蚀刻之后，在衬 底31A上形成具有预定高度的柱体34B。
参考图3C，实施第三柱蚀刻以各向同性地蚀刻柱体34B的侧壁。各 向同性的第三柱蚀刻通过湿蚀刻或化学干蚀刻(CDE)工艺实施。
这样的各向同性蚀刻称作柱^"整工艺。在各向同性蚀刻期间，只有柱 体34B的暴露侧壁被蚀刻掉约150 A，而覆盖有覆盖层35的柱头34A没 有被蚀刻。
因此，柱体34C被各向同性蚀刻，并且柱体34C上的柱头34A形成T 形柱结构。具体地，柱体34C将被以后待形成的栅电极包围，覆盖有覆盖 层35的柱头34A将连接至存储节点。
通过上述蚀刻工艺，形成包括柱头34A和柱体34C的柱结构101。即， 柱结构101包括第一区域、第一区域下方的第二区域和覆盖第一区域侧壁 的覆盖层。在此，第二区域具有小于第一区域的宽度。第二区域对应于柱 体34C，而第一区域对应于柱头34A、緩冲图案32和硬掩模图案33的多 层结构。
参考图3D，在衬底31A和柱体34C的暴露表面上形成栅极介电层36。 栅极介电层36可包括二氧化珪层，并且^fr极介电层36可通过沉积或氧化 工艺形成为约50A的厚度。
栅电极37形成为包围其上形成有栅极介电层36的柱体34C的侧壁。 具体而言，形成栅电极37以使得导电层沉积在衬底31A的整个表面上， 并且其后实施回蚀刻工艺直至暴露出柱结构101之间的衬底31A上的栅极 介电层36。栅电极37可包含摻杂有n-型杂质或p-型杂质的多晶硅层。
参考图3E，将诸如磷(P)和砷化物(As)的杂质注入柱结构101之 间的衬底31A中，以在衬底31A中形成杂质区域38。杂质区域38是其中 将要形成掩埋位线的区域。
在所得结构上形成第一层间介电(ILD )层39以填充柱结构101之间 的间隙。第一 ILD层39可由表现出极好的间隙填充性能的硼磷硅酸盐玻 璃(BPSG)形成。形成第一 ILD层39之后，可实施化学:^抛光(CMP) 以移除台阶部分直至暴露出硬掩模图案33的表面。附图标记31B表示在其中通过离子注入形成杂质区域38之后的衬底。
参考图3f，形成具有间隔线的第一光刻胶图案40，以暴露出沿y-y， 方向布置的柱结构101之间的间隙。用第一光刻胶图案40覆盖沿x-x，方 向布置的柱结构101。
利用第一光刻胶图案40，蚀刻第一ild层39和栅极介电层36,并且 连续蚀刻衬底31b至使杂质区域38彼此隔离的深度，由此形成第一沟槽 41。
杂质区域38由第一沟槽41隔离，从而形成位线38a和38b。位线38a 和38b掩埋在衬底31b中，并且因此称为掩埋位线。栅极介电层36用作
位线38a和38b在垂直于栅电极37的方向上延伸，并且在垂直于y-y，方 向的方向上布置。附图标记31c、 36a和39a分别表示通过形成第一沟槽 41的蚀刻工艺而二次蚀刻的衬底、蚀刻的栅极介电层和首次蚀刻的第一 ild层。
参考图3g，移除笫一光刻胶图案40，然后在所得结构上沉积第二ild 层42以间隙填充第一沟槽41。在此，第二ild层42可由表现出极好的
间隙填充性能的bpsg形成，并且用作相邻柱状物34c之间以;M目邻位线
38a和38b之间的绝缘层。平坦化第二 ild层42以暴露出柱结构101的 表面。
参考图3h，形成具有间隔线的第二光刻胶图案43以在x-x，方向上暴 露出柱结构101。第二光刻胶图案43在y-y，方向上暴露出柱结构101之间 的第一和第二 ild层39和42以及柱结构101的上表面(即，硬掩模图案 的上表面)。
形成第二光刻胶图案43使得其在x-x，方向上移向柱结构101的一侧。 例如，第二光刻胶图案43包括限定第二沟槽44的开口。开口的一侧与柱 结构101的中心对准，并且开口的另一侧与两个柱结构101之间的区域的 中心对准。即，当柱结构101布置在x-x，方向上时，假定柱结构101的宽 度是p并且两个柱结构101之间的距离是s，则由第二光刻胶图案43打开 的开口43a形成为线状，4吏得其同时暴露出对应于约一半的p (即，p/2) 的面积和对应于约一半的s (即，s/2)的面积。或者，开口43a可不与中 心对准。即，开口可以是各种形状，只要字线45在一定方向上移动以部分接触栅电极37的外壁即可。
使用第二光刻胶图案43实施部分蚀刻，由此留下柱结构101之间的首 次蚀刻的第一ILD层39A和第二ILD层42的一部分。例如，实施所述部 分蚀刻以使得首次蚀刻的第一 ILD层39A和第二 ILD层42低于栅电极 37的上表面。所述部分蚀刻通过干蚀刻工艺实施。部分蚀刻之后残留的第 一 ILD层和第二 ILD层分别表示为"二次蚀刻的第一 ILD层39B"和"蚀 刻的第二 ILD层42A"。由于部分蚀刻的结果，首次蚀刻的第一 ILD层39A 在X-X，方向上被部分蚀刻，使得二次蚀刻的第一 ILD层39B部分填充柱 结构101之间的间隙，同时覆盖柱结构101—侧的侧壁。在Y-Y，方向上， 同时部分蚀刻所述首次蚀刻的第一 ILD层39A和所述第二 ILD层42，从 而保留二次蚀刻的第一 ILD层39B和蚀刻的第二 ILD层42A,以部分填 充柱结构101之间的间隙。
由于部分蚀刻的结果，第二沟槽44形成为暴露出栅电极37的外壁的 上部。例如，第二沟槽44暴露出约三分之二的栅电极37。
参考图31，移除第二光刻胶图案43,然后形成字线45，以使其部分 填充第二沟槽44并且电连接至栅电极37。字线45通过沉积金属层然后使 一部分金属层凹陷(例如，回蚀刻)来形成。字线45延伸以屏蔽栅电极 37。优选地，用作字线45的金属层包括WSix、 TiN、 W、 Al、 Cu、 Au、 Ru或其组合。金属层可通过原子层沉积(ALD )工艺、物理气相沉积(PVD ) 工艺或化学气相沉积(CVD)工艺来沉积。阻挡金属还可形成在字线45 和栅电极37之间。阻挡金属包括TiN、 TaCN、 TaC、 WN、 WSiN、 TaN、 Ti、 WSix或其组合。
字线45接触栅电极37的外壁的一部分，并且布置成与位线38A和38B 垂直交叉。
根据前述实施方案，字线45具有金属-至-金属连接方案，使得字线45 的总电阻主要受用作字线45的金属层的影响，并且仅受到最小化的栅电极 37的影响。因此，字线45的总电阻减小。
本发明也可应用于具有垂直沟道晶体管的非易失存储器件，例如快闪 存储器、SONOS存储器或TANOS存储器以及DRAM。
如上所述，根据本发明，字线45具有金属-至-金属连接方案，因此有效地减小了字线45的总电阻。这在实现高速存储器件中是有利的。
此外，由于字线45占据柱结构101之间的间隙的一半，因此只有对应 于字线45的一半宽度的部分而不是两个栅电极14对导电性作出贡献。结 果，字线45电阻可以减小至受栅电极14强烈影响的常M^储器件的字线 18的总电阻的约1/10。
虽然本发明已经对于具体的实施方案进行了描述，但是本发明的上述 实施方案是说明性的而非限定性的。本领域技术人员显然可以在不脱离由 以下权利要求限定的本发明的精神和范围内做出各种变化和改变。
权利要求
1. 一种半导体器件，包括形成在衬底上的柱结构；包围所述柱结构的下部的外壁的栅电极；和在一定方向上延伸以部分接触所述栅电极的外壁的字线，其中所述字线移向所述柱结构的一侧。
2. 根据权利要求l所述的半导体器件，还包括在所述柱结构和另一个柱 结构之间的所述衬底中掩埋的位线，所述位线布置为与所述字线交叉。
3. 根据权利要求2所述的半导体器件，其中所述位线是通过杂质注入而 形成的杂质区域。
4. 根据权利要求2所述的半导体器件，其中所述位线通过所述栅电极和 所述柱结构之间形成的栅极介电层来绝缘并且形成在所述衬底上。
5. 根据权利要求l所述的半导体器件，其中所述栅电极包括硅层，并且 所述字线包括金属层。
6. 根据权利要求5所述的半导体器件，其中所述字线包含选自以下的一 种材料珪化鴒(WSix)、氮化钬(TiN)、鴒(W)、铝(Al)、铜(Cu)、 金(Au)和钌(Ru )。
7. 根据权利要求l所述的半导体器件，还包括在所述栅电极和所述字线 之间形成的阻挡金属。
8. 根据权利要求7所述的半导体器件，其中所述阻挡金属包括选自以下 的一种材料TiN、碳氮化钽(TaCN)、碳化钽(TaC)、氮化鴒(WN)、 氮化珪鴒(WSiN)、氮化钽(TaN)、钛(Ti)和珪化鵠(WSix)。
9. 根据权利要求l所述的半导体器件，其中所述柱结构包括 柱体^和形成在所述柱体上的柱头，所述柱头具有大于所述柱体的宽度， 其中所述栅电极包围所述柱体的外壁，在所述栅电极和所述外壁之间 插入有栅极介电层。
10. —种制造半导体器件的方法，所述方法包括 在衬底上形成柱结构；形成包围所^结构的下部的外壁的栅电极；和 形成在一定方向上延伸以部分接触所述栅电极的外壁的字线，其中所述字线移向所述柱结构的 一侧。
11. 根据权利要求10所述的方法，还包括在所述柱结构和另一个柱结构之间的所述衬底中形成掩埋位线。
12. 根据权利要求ll所述的方法，其中所述字线的形成包括 形成填充所述柱结构和另一个柱结构之间的间隙的内部介电(ILD)层；蚀刻所述ILD层以形成部分暴露出所述栅电极的外壁的沟槽，所述栅 电极沿与所述位线交叉的方向布置； 用金属层填充所述沟槽；和对所述金属层实施回蚀刻工艺，以4吏得所述金属层上表面高于所述栅 电极的上表面。
13. 根据权利要求12所述的方法，其中使用具有限定所述沟槽的开口的光 刻胶图案来实施所述ILD层的蚀刻，所述光刻胶图案是线间隔形状图案，其中所述开口的 一侧与所述柱结 构的中心对准，并且所述开口的另 一侧与所述柱结构和所述另 一个柱结构 之间的区域的中心对准。
14. 根据权利要求10所述的方法，其中所述栅电极包括珪层。
15. 根据权利要求10所述的方法，其中所述字线包括选自以下的一种材 料WSix、 TiN、 W、 Al、 Cu、 Au和Ru。
16. 根据权利要求10所述的方法，还包括在所述栅电极和所述字线之间形 成阻挡金属。
17. 根据权利要求16所述的方法，其中所述阻挡金属包括选自以下的一种 材料TiN、 TaCN、 TaC、 WN、 WSiN、 TaN、 Ti和WSix。
18. 根据权利要求ll所述的方法，其中所述位线的形成包括 将杂质注入所述柱结构和所述另一个柱结构之间的所述衬底中，以形成待用作所述位线的杂质区域；形成分隔所述杂质区域的沟槽；和 用介电层填充所述沟槽。
19. 根据权利要求ll所述的方法，还包括在所述柱结构和栅极电介质之间 以及在所述栅电极和所述位线之间形成栅极介电层。
20. 根据权利要求10所述的方法，其中所述柱结构包括柱体；和形成在所述柱体上的柱头，所述柱头具有大于所述柱体的宽度， 其中所述栅电极包围所述柱体的外壁，在所述栅电极和所述夕卜壁之间 插入有栅极介电层。
21. 根据权利要求20所述的方法，其中所述柱结构的形成包括 在所述衬底上形成硬掩模图案；使用所述硬^^模图案作为蚀刻屏障，首次蚀刻所述衬底以形成所述柱头；在所述柱头的侧壁上形成覆盖层；4吏用所述覆盖层作为蚀刻屏障，二次蚀刻所述衬底以形成柱体；和 三次蚀刻去除侧向预定宽度的所述柱体的侧壁。
22. 根据权利要求21所述的方法，其中所述衬底的所述首次蚀刻和所述衬 底的所述二次蚀刻通过各向异性蚀刻实施，并且所i^体侧壁的三次蚀刻 通过各向同性蚀刻实施。
23. —种半导体器件，包括 在衬底上以矩阵形式形成并且彼此分隔预定距离的多个柱结构； 多个栅电极，每个栅电极包围相应的所述柱结构之一的下部的外壁；和多个字线，每个字线对应于某些所^结构和某些所述栅电极，并且 每个字线在一定方向上延伸以部分接触所勤目应的栅电极的外壁，其中每 个字线移向所^目应的柱结构的 一侧。
全文摘要
本发明提供一种具有垂直沟道晶体管的半导体器件，包括形成在衬底上的柱结构；包围所述柱结构的下部外壁的栅电极；和在一定方向上延伸以部分接触所述栅电极的外壁的字线，其中所述字线移向所述柱结构的一侧，从而使得晶体管速度提高。本发明还提供一种制造具有垂直沟道晶体管的半导体器件的方法。
文档编号H01L23/522GK101425515SQ20081013355
公开日2009年5月6日 申请日期2008年7月17日 优先权日2007年11月2日
发明者张世亿, 成敏圭, 林宽容, 赵兴在, 金龙水 申请人:海力士半导体有限公司