专利名称：包括金属核芯衬底的电路组件及其制备工艺的制作方法
技术领域：
本发明涉及电子电路组件，并且更具体地涉及包括半导体器件的电路组件及其制备。
背景技术：
按各种尺寸来制备微电子电路封装体。 一个封装级包括包含多个微型电路和/或 其它元件的半导体芯片。这样的芯片通常由诸如硅等的半导体制成。包含多层衬底的中间 封装级(即，"芯片载体")可以包括多个芯片。同样，这些中间封装级可以附在更大尺度电 路卡、母板等上。中间封装级在整个电路组件中用于包括结构支承、从较小尺度电路到较大 尺度板的过渡集成和电路元件散热的多种目的。用在传统中间封装级中的衬底包括各种材 料，例如，陶瓷、玻璃纤维增强的聚环氧化物和聚酰亚胺。 上述衬底虽然提供了足够刚性以便为电路组件提供结构支承，但是通常具有与附 在它们上面的微电子芯片大为不同的热膨胀系数。其结果是，存在重复使用之后由于组件 层之间的接合部的失效而引起的电路组件失效的风险。 同样，用在衬底上的电介质材料必须满足若干要求，包括共形性(conformality)、 耐燃性和相容热膨胀性。传统电介质材料包括，例如聚酰亚胺、聚环氧化物、酚醛和碳氟化 合物。这些聚合物电介质通常具有比相邻层高得多的热膨胀系数。 随着人们越来越努力地将微电子小型化，封装衬底上芯片和其它器件占据的面积 和厚度变得越来越小和越来越薄。 期望能提供具有克服了现有技术的缺点的改进热特性和结构特性的电路组件。
发明内容
在第一方面中，本发明提供了一种用于电子器件封装体的衬底，包含导电核芯， 其被成形为限定接纳电子器件的空腔；位于核芯的第一侧上的第一绝缘层；以及与空腔内 的表面相邻放置的第一接触件。 在另一方面中，本发明提供了一种制作用于电子器件封装体的衬底的方法，包含 提供导电核芯；改变核芯的形状以限定接纳电子器件的空腔；将第一绝缘层施加到核芯的 第一侧上；并且形成与空腔内的表面相邻的第一接触件。
图1是按照本发明实施例构造的一个电路组件的平面图。 图2是沿着线2-2获取的图1的电路组件的截面图。 图3是沿着线3-3获取的图1的电路组件的截面图。 图4是按照本发明实施例构造的另一个电路组件的平面图。 图5是沿着线5-5获取的图4的电路组件的截面图。 图6是沿着线6-6获取的图4的电路组件的截面图。
图7、图8和图9是按照本发明的几个实施例构造的其它电路组件的截面图。 图10是按照本发明实施例构造的衬底的平面图。 图11是沿着线11-11获取的图7的衬底的截面图。 图12是根据本发明另一方面的电路组件的截面图。
具体实施例方式
在一个方面中，本发明提供了包括安装在衬底上的半导体器件的电路组件，其中 衬底包括导电核芯和在导电核芯的第一侧上的第一层绝缘材料。使衬底成形以形成空腔， 并且半导体器件的至少一部分位于空腔中。将第一导体和第二导体设置在空腔中。第一导 体将半导体器件的第一接触件与核芯电连接，而第二导体与半导体器件的第二接触件电连 接，并从第二接触件延伸到空腔的边缘。该组件在机械上是坚固的，并且提供了半导体器件 的有效散热。 参照附图，图1是按照本发明的一个实施例构造的一个电路组件10的平面图，而 图2和图3是该电路组件10的截面图。该电路组件包括具有核芯20的衬底12，核芯20 被成形以形成空腔14，空腔14具有底部16和从底部的周围延伸的侧面18。绝缘材料的第 一层和第二层22和24位于核芯的相对侧(或表面)上。核芯20可以是单层或多层结构。 使空腔成形以接纳半导体器件26 (也称为芯片)。在一个例子中，半导体器件是金属氧化物 半导体场效应晶体管(MOSFET)。使导电件(或接触件)28放置为邻近于半导体器件的顶面 30并与其电接触。导电件28的端部32和34电连接到衬底上的导体36和38。导电件28 的端部32和34与导体36和38之间的电连接可以使用焊接部40和42来实现。类似地， 导电件28可以使用焊接部44与半导体器件的顶部电连接。 —个或更多个导电体或接触件(也称为连接焊盘)位于与空腔中的表面(例如， 底部或侧壁表面)相邻的位置上。在本例中，连接焊盘46位于第一层绝缘材料22上，并与 半导体器件上的接触件48电连接。焊盘46从接触件48延伸到空腔的边缘，并且可能超出 边缘，并且通过第一层绝缘材料与核芯电绝缘。焊盘46与接触件48之间的连接可以使用 焊接部50形成。在一个例子中，接触件可以是MOSFET的栅极接触件。连接焊盘46提供了 用于将另一个器件或电路板连接到该半导体器件的装置。 可以在第一层绝缘材料22中形成一个或更多个开口或盲孔54。可以将导电材料 56填入这些通孔中，以形成将半导体器件上的接触件58和60与衬底的核芯电连接的导体。 可以使用焊接部62将导电材料56与接触件58和60连接。在一个例子中，接触件58和60 可以是MOSFET的源极接触件。在绝缘涂层中设置开口 66，以创建可以用于与核芯形成电连 接的盲孔。 虽然图1示出了包括MOSFET形式的半导体器件的电路组件，但应该明白，本发明 不局限于任何特定类型的电子器件或电路。例如，图1的MOSFET可以被另一种类型的电子 器件、逻辑电路、功率放大器等取代。 通过将电子器件安装在空腔内，可以使用基本上位于衬底的顶面64的平面内的 连接体来形成到半导体器件的顶部的电和/或热连接。另外，可以形成到器件的顶面和底 面两者的热连接，并且可以形成到器件的背面的电连接。这种结构还提供嵌入式互连性。可 以用低损耗铜连接来改善信号传播。为了改善解耦，可以将电子器件安装在无源器件附近。该组件与以前的组件相比具有降低了的形状因子。可以縮短电迹线/电线之间的距离。
另外，紧凑的结构提供了改善的热特性，以便有效地移走来自半导体器件的热量。 通过将器件放置在空腔中，器件的背面可以位于与封装体的顶面上的连接焊盘相同的平面 内，从而提供有助于组件制造的单个焊接平面。 衬底核芯层可以包含各种材料中的任何一种，诸如可以是例如未经处理的或镀锌 的钢、铝、金、镍、铜、镁的金属或任何上述金属的合金，以及导电的碳涂敷材料或金属化的 不导电材料(例如被溅射的陶瓷或被涂敷的塑料)。更具体地说，衬底可以包含从铜箔、镍 铁合金和它们的组合或多层中选择的金属核芯。衬底也可以是由前述金属或其组合中的任 何一种组成的穿孔衬底。 在一些实施例中，衬底包含镍铁合金，例如包含大约64重量百分比的铁和36重量 百分比的镍的INVAR(位于法国巴黎Rue de Rivoli大街168号的Imphy S. A.公司拥有的 商标)。与用于制备芯片的硅材料相比，这种合金具有较低的热膨胀系数。为了防止由于储 存或正常使用时的热循环而引起的芯片尺度封装体的相继较大或较小尺度层之间的粘接 部失效，这种特性是所期望的。当将镍铁合金用作导电核芯时，可以将一层铜金属施加到导 电核芯的所有表面上，以提高导电性。可以通过诸如电镀或金属气相沉积的传统方法来施 加该层铜金属。该层铜通常可以具有1到10微米的厚度。 在图1、图2和图3的例子中，半导体器件是安装在衬底的空腔中的MOSFET。 M0SFET包括栅极接触件、漏极接触件和两个源极接触件。栅极接触件48可以例如通过焊接 与第一焊盘或导电体46电连接。源极接触件58和60可以例如通过焊接经由通孔54中的 导电材料与核芯电连接。M0SFET顶部上的漏极接触件可以例如通过焊接与导电件28电连 接。 图4是包括核芯78的衬底70的一个可替代实施例的平面图，而图5和图6是它 的截面图，核芯78被成形为形成空腔72，空腔72具有底部72和从底部的周围延伸的侧面 76。绝缘材料的第一层和第二层80和82位于核芯的相对侧上。衬底可以包括示出为项目 84、86、88和90的多个导电体或接触焊盘。可以将接触焊盘(例如，88和90)安装在第一 层绝缘材料的表面上或嵌入第一层绝缘材料中，或在通孔中以形成与衬底的核芯层电连接 的接触焊盘(例如84和86)。可以选择接触焊盘的布置以容纳至少部分安装在空腔中的 各种半导体器件。在图4的例子中，焊盘88和90延伸到空腔的边缘，并且可能超出空腔的 边缘，并且提供用于将安装在空腔中的器件与另一个电路连接的装置。在绝缘的顶层中的 开口 92和94形成盲孔，该盲孔使核芯的部分暴露出来，并且可以包括用于与核芯形成电连 接的导电材料。可以在衬底中设置一个或更多个通孔96。这种通孔可以延伸穿过核芯，并 且可以例如通过一层电介质材料IOO来与核芯绝缘。可以将导电材料填入该通孔中，或者 可以让一个或更多个导体穿过该通孔，以提供位于核芯相对侧上的元件或电路之间的电连 接。 图7、图8和图9是依照本发明实施例构造的其它电路组件的截面图。图7示出 了多个电子器件104和106位于衬底110的空腔108中的实施例。并且，衬底包括导电核 芯112和位于该核芯相对侧上的第一绝缘层和第二绝缘层114和116。与核芯绝缘的一个 或更多个导体(例如导体118和120)可以位于空腔中，并且可以延伸到空腔的边缘和超出 空腔的边缘，以提供用于将电子器件与空腔外部的电路电连接的装置。这种电路可以包括
6在绝缘层114上形成的导体。可以在空腔区中的衬底中形成一个或更多个贯通孔122和/ 或一个或更多个盲孔124，以提供电子器件与核芯或核芯另一侧上的电路之间的电连接。将 导体126和128设置成与电子器件104和106的顶侧形成电连接。将导体126和128设置 成与电子器件104和106的顶侧形成电连接。 图8示出了附加核芯层130和附加绝缘材料层132建立在衬底134的底部上的实 施例。电路136可以在绝缘层132上形成，并且可选地可以将一个或更多个通孔138和140 设置成使核芯130和142相互连接，将电路与一个或更多个核芯连接，将电子器件与一个或 更多个核芯连接，或者连接核芯相对侧上的电路。在图8的实施例中，电子器件144通过贯 通孔140与层132上的电路136连接。可以将附加导体146设置成将电子器件与层148上 的电路连接。 图9示出了附加核芯层150和绝缘层152建立在衬底154的顶部上的实施例。电 路156可以在绝缘层152上形成，并且可以将诸如158和160的一个或更多个通孔设置成 使各个元件相互连接。例如，可以使核芯154和162相互连接，可以使绝缘层上的电路与一 个或更多个核芯连接，可以使电子器件与一个或更多个核芯连接，或者可以使核芯相对侧 上的电路相互连接。 在另一个方面中，本发明包括制作电子电路组件的方法。该方法包含(a)提供导 电核芯；(b)改变核芯的形状以形成接纳半导体器件的至少一部分的空腔；(c)将电介质涂 层施加到导电核芯的第一表面上；并且(d)在电介质涂层的表面上和电介质涂层中的通孔 中形成导电体。在本例中，首先形成金属核芯，然后，接着应用任何必要的预处理、电介质涂 层施加、溅射、镀敷图形化等。到核芯的通路可以在金属化和图形化之前或之后创建。电介 质涂层可以是共形的涂层。 在一些实施例中，在施加电介质涂层之前，可以将一层金属(例如铜)施加到核芯 上，以保证最佳导电性。可以通过传统方法(例如，通过电镀、金属气相沉积技术或无电镀 敷)来施加这层金属以及在随后金属化步骤中施加的金属。该层金属的厚度通常可以为1 到20微米，优选地为5到10微米。 可以通过化学、机械或激光消融或者使用掩蔽技术来形成导体或接触件，以防止 将涂层施加在所选区域上，或者除去电介质涂层的预定图形中的部分，以使导电核芯的部 分暴露出来，并且将一层金属施加到电介质涂层的部分上以形成导体和接触件。将至少一 个电介质涂层金属化也可以用于形成与电介质涂层的表面相邻的接触件和导体。
可以在核芯材料的单个大板(sheet)中形成多个空腔。图10是包括空腔172和 174的核芯材料的板170的平面图。图11是沿着线11-11获取的图10的衬底的截面图。 与该板的将形成空腔的部分相邻地形成多个槽或开口 ，例如176、 178、 180、 182。可以通过冲 压或者机械变形或除去衬底的一部分来形成空腔。还可以使用已知的化学轧制(milling) 技术来形成空腔。或者，可以通过优先刻蚀所期望位置中的核芯来形成空腔。在另一个例 子中，可以使用这些变形技术的任何组合。槽有助于形成/冲孔工艺。槽还限定该板的可 抛弃部分184。核芯空腔通过接头(tab)(例如186U88、190和192)与可抛弃部分连接。 可以破坏或切断这些接头，以便从可抛弃部分中移走核芯空腔。 在一些实施例中，导电核芯的厚度可以为大约20到400微米，或者更具体地为150 到250微米。该核芯可以包括多个孔。这些孔可以具有一致的尺寸和形状。当这些孔是圆形的时，孔的直径可以是大约8密耳(203.2微米)。只要这些孔大到足以在不被阻塞的情 况下能容纳在本发明的工艺中施加的所有层，这些孔就可以根据需要而更大或更小。
电介质涂层可以施加到核芯的暴露表面上，以在其上形成共形的涂层。本文所使 用的"共形"膜或涂层指的是具有基本均匀的厚度、与包括核芯中的孔内(但是，优选地不 堵塞孔)的表面的核芯外形(topography)共形的膜或涂层。电介质涂层的膜厚可以例如 在5到50微米之间。出于各种原因，更小的膜厚是期望的。例如，具有较小膜厚的电介质 涂层使得能形成较小尺度电路。 用在本发明的工艺中的电介质涂层可以通过包括例如浸涂、气相沉积、电沉积和 自泳沉积的任何合适的共形涂敷方法来施加。通过气相沉积施加的电介质涂层的例子包 括聚对二甲苯(包括被取代的和未被取代的聚对二甲苯)；倍半硅氧烷；以及聚苯并环丁 烯。通过电沉积施加的电介质涂层的例子包括阳极和阴极的丙烯酸脂、环氧树脂、聚酯、聚 氨酯、聚酰亚胺或油基树脂合成物。 还可以通过电沉积任何可电沉积的光敏合成物来形成电介质涂层。例如，可以通 过电沉积包含分散在水介质中的树脂相(resinousphase)的可电沉积的涂层合成物来将 电介质涂层施加到核芯上，其中该树脂相含有的共价键卤素的含量至少为基于存在于所述 树脂相中的树脂固体的总重量的1重量百分比。可电沉积的电介质涂层合成物和与之相关 的方法的例子在通过参考并入于此的美国专利No. 6， 713， 587中有描述。
可以用电泳法将可电沉积的涂层合成物施加到导电衬底(或已经通过金属化将 其变成导电的衬底)上。为电沉积而施加的电压可以是变化的，并且可以是例如低至l伏 到高至几千伏，但通常在50到500伏之间。电流密度可以在0. 5安培每平方英尺到5安培 每平方英尺(0.5到5毫安每平方厘米)之间，并且在电沉积期间呈下降趋势，指示在衬底 的所有暴露表面上形成绝缘共形膜。 在通过电沉积施加了涂层之后，可以将其固化，通常在1到40分钟的时期内在范 围从9(TC到30(TC的升高温度下热固化，以便在核芯的所有暴露表面之上形成共形的电介 质涂层。 还可以使用自泳沉积来施加绝缘层，自泳沉积也称为化学泳沉积 (chemiphoresis)。一般说来，自泳沉积是在浸槽(dip tank)中从酸性含水涂层合成物中将 有机涂层沉积在金属表面上的涂覆工艺。该工艺包括由于含水合成物的低pH值而从衬底 表面受控释放出金属离子，从而使紧邻要被涂覆的衬底的分散在水中的聚合物不稳定。这 使聚合物颗粒凝结并使凝结的聚合物沉积到衬底表面上。随着涂层厚度增加，沉积变慢，得 到了整体均匀的涂层厚度。 在施加了电介质涂层之后，可以在一个或更多个预定位置上除去电介质涂层，以 使衬底表面的一个或更多个部分暴露出来。可以通过各种方法(例如，通过消融技术)除 去电介质涂层。这种消融通常使用激光或通过其它传统技术(例如，机械钻孔和化学或等 离子体刻蚀技术)来进行。 绝缘层上的电路可以使用金属化工艺来形成。通常将一层金属施加到所有表面上 来进行金属化，使得能形成穿过衬底的金属化通孔(即，贯通孔)和/或到核芯但未穿过核 芯的金属化通孔(即，盲孔)。在这个金属化步骤中施加的金属可以是前述金属或合金中的 任何一种，只要金属或合金具有足够的导电性即可。通常，在上述金属化步骤中施 的金属是铜。可以通过传统电镀、种子电镀、金属气相沉积、或如上所述提供均匀金属层的任何其 它方法来施加金属。金属层的厚度通常是大约5到50微米。 为了在金属化步骤之前提高金属层与电介质涂层的粘合性，可以利用离子束、电 子束、电晕放电或等离子体轰击来处理所有表面，接着将助粘剂层施加到所有表面上。助粘 剂层可以具有范围从50到5000埃的厚度，并且通常是从铬、钛、镍、钴、铯、铁、铝、铜、金、钨 和锌、以及它们的合金和氧化物中选择的金属或金属氧化物。 此外，在施加电介质涂层之前，可以针对电介质材料的施加而预处理或者制备核 芯表面。例如，在施加电介质之前进行清洗、漂洗、和/或用助粘剂处理可以是合适的。
在金属化之后，可以将光敏层(由"光致抗蚀剂"或"抗蚀剂"合成物形成)施加 到金属层上。可选地，在施加光敏层之前，可以清洗和预处理金属化的衬底；例如，用酸性刻 蚀剂处理以除去氧化的金属。光敏层可以是正性或负性光敏层。光敏层通常具有大约2到 50微米的厚度，并且可以通过光刻处理领域中的技术人员已知的任何方法来施加。可以使 用加性或减性处理方法来创建所期望的电路图形。 合适的正性作用光敏树脂包括本领域技术人员已知的那些中的任何一种。这些例 子包括二硝基苄基功能聚合物。这样的树脂具有高光敏度。在一个例子中，树脂的光敏层 可以是通常通过喷涂施加的包含二硝基苄基功能聚合物的合成物。硝基苄基功能聚合物也 是适合的。 光敏层也可以是包含二硝基苄基功能聚氨酯和环氧-胺聚合物的可电沉积的合 成物。 负性作用光致抗蚀剂包括液态或干膜型合成物。液态合成物可以通过辊涂 (rolling即plication)技术、帘涂(curtain即plication)或电沉积来施力口。优选地，液 态光致抗蚀剂通过电沉积来施加，更优选地通过阳离子型电沉积来施加。可电沉积的合成 物包含离子型聚合物材料，该离子型聚合物材料可以是阳离子型的或阴离子型的，并可以 从聚酯、聚氨酯、丙烯酸树脂和聚环氧化物中选择。 在施加了光敏层之后，可以在光敏层之上放置具有所期望图形的光掩模，并且使 分层的衬底暴露在足够程度的适当光化辐射源下。本文所使用的术语"足够程度的光化辐 射"指的是在负性作用抗蚀剂的情况下使辐射暴露区中的单体聚合、或者在正性作用抗蚀 剂的情况下使聚合物解聚或使聚合物变得更加可溶解的那种程度的辐射。这导致在辐射暴 露区与辐射屏蔽区之间的溶解度不同。 在暴露于辐射源下之后可以除去光掩模，并且使用传统显影液来显影分层的衬 底，以除去光敏层的更可溶的部分，并且露出底下金属层的所选区域。然后，可以使用将金 属转变成水溶性金属络合物的金属刻蚀剂来刻蚀在这个步骤中露出的金属。可以通过喷水 除去可溶性络合物。 光敏层在刻蚀步骤期间保护在它下面的任何金属。然后，可以通过化学剥离工艺 除去不受刻蚀剂影响的剩余光敏层，以提供通过如上所述形成的金属化通孔连接的电路图 形。 应该明白，在不脱离本发明范围的情况下本发明的任何工艺可以包括一个或更多 个附加步骤。同样，如有必要，可以在不脱离本发明范围的情况下改变执行这些步骤的次序。
在制备好衬底上的电路图形之后，可以在一个或更多个随后步骤中附接一个或更 多个其它电路元件以形成电路组件。附加元件可以包括通过上述的任何工艺制备的一个或 更多个多层电路组件、诸如半导体芯片的较小尺度元件、插入层、较大尺度电路卡或母板以 及有源或无源元件。这些元件可以使用传统粘合剂、表面安装技术、引线接合或倒装芯片技 术来附接。 虽然附图示出了在衬底单侧中的一个或更多个空腔，但应该明白，空腔可以在衬 底的一侧或两侧上形成。上述处理可以用于创建所期望电路以及将芯片和/或其它元件与 封装体且最终与可以支承芯片封装体的电路板连接的电连接。在一个例子中，芯片可以与 衬底表面上的电路引线接合。 在另一个例子中，芯片可以倒装芯片式地连接到空腔内的电路。在这种情况下，导 电体可以沿着空腔的侧壁从衬底的表面通向空腔的底部和/或可以使用提供到衬底相对 侧的电连接的通孔来将芯片与衬底底部上的电路连接。 可以使用电介质材料来密封芯片，然后可以引出(route out)电路沟槽，并且在沟 槽中形成将封装体上的电路与芯片上的电路连接的导体。然后，可以将这些芯片金属化并 完成电连接。芯片也可以倒装芯片式地直接附接到电路板上。也可以使用这些连接技术的 任何组合。 正如用在本描述中的那样，除非另有指明，数值参数是可以根据本发明试图获得 的所期望特性而变的近似值。因此，每个数值参数至少应该根据所报告有效位的个数和通 过应用普通舍入技术、或通过将典型的制造公差考虑进来来解释。 此外，应该明白，本文所述的任何数值范围意图包括包含于其中的所有子范围。例 如，"1到10"的范围意图包括在所述最小值1与所述最大值10之间且包括所述最小值1 和所述最大值10( S卩，具有等于或大于1的最小值和等于或小于10的最大值)的所有子范 围。 本发明的组件为半导体器件提供了物理保护和电保护，防止器件受到物理损害或 电损害。虽然上面的例子示出了在具有均匀核芯厚度的衬底中的空腔，但核芯的厚度无需 是均匀的。图12是包括核芯202的衬底200的一个可替代实施例的截面图，核芯202被成 形为形成空腔204，空腔204具有底部206和从底部的周围延伸的侧面208。绝缘材料的第 一层和第二层210和212位于核芯的相对侧上。衬底可以包括示出为项目214、216、218和 220的多个导电体或接触焊盘。可以将接触焊盘(例如214和220)安装在第一层绝缘材料 的表面上或嵌入第一层绝缘材料中，或者在通孔中以形成与衬底的核芯层电连接的接触焊 盘(例如216和218)。可以选择接触焊盘的布置以容纳至少部分安装在空腔中的各种半导 体器件。在图12的例子中，焊盘214和220延伸到空腔的边缘，并且可能超出空腔的边缘， 并且提供用于将安装在空腔中的器件与另一个电路连接的装置。在绝缘的顶层中可以包括 开口，以形成盲孔，该盲孔使核芯的部分暴露出来并且可以包括用于与核芯形成电连接的 导电材料(例如，216和218)。可以在衬底中设置一个或更多个通孔222。这种通孔可以 延伸穿过核芯，并且可以通过例如一层电介质材料224与核芯绝缘。可以将导电材料填入 该通孔中，或者可以让一个或更多个导体穿过该通孔，以提供位于核芯相对侧上的元件或 电路之间的电连接。当用于支承MOSFET时，本发明的电路组件提供了到小形状因子封装体 中的硅的背面(漏极)的低电阻电路径。该组件使得能将硅片的有源侧(源极)与空腔的底部连接并将栅极布线到外壳(can)的边缘。本发明的组件还有助于半导体器件的双侧冷 却。通过焊接到衬底的硅背面改善了热路径。 虽然通过几个例子对本发明作了描述，但对于本领域技术人员来说，应当明白，可 以在不脱离如下列权利要求所述的本发明范围的情况下对所述例子作各种改变。
权利要求
一种用于电子器件封装体的衬底，包括导电核芯，其被成形为限定用于接纳电子器件的空腔；在所述核芯的第一侧上的第一绝缘层；和与所述空腔内的表面相邻放置的第一接触件。
2. 如权利要求1所述的衬底，其中，所述第一接触件位于所述空腔内的所述第一绝缘 层上。
3. 如权利要求1所述的衬底，其中，所述第一接触件与所述导电核芯电连接。
4. 如权利要求1所述的衬底，其中，所述导电核芯包括如下中的一种或更多种 未经处理的或镀锌的钢、铝、金、镍、铜、镁或任何上述金属的合金。
5. 如权利要求1所述的衬底，其中，所述导电核芯包括 金属化的不导电材料。
6. 如权利要求1所述的衬底，还包括在所述核芯的第二侧上的第二绝缘层，其中，所述第一绝缘层和第二绝缘层共形地涂 敷所述导电核芯。
7. 如权利要求6所述的衬底，其中，所述第一绝缘层和第二绝缘层是使用电沉积而施 加到所述导电核芯上的。
8. 如权利要求6所述的衬底，还包括 与所述第一层和第二层中的一个相邻放置的第二核芯。
9. 如权利要求l所述的衬底，还包括 在所述核芯中的开口。
10. 如权利要求l所述的衬底，还包括 位于所述第一绝缘层上的电路层。
11. 如权利要求l所述的衬底，还包括第一导体，其与所述第一接触件电连接并且延伸到所述空腔的外部的位置。
12. 如权利要求l所述的衬底，还包括 电连接所述第一接触件和所述核芯的通孔。
13. —种制作用于电子器件封装体的衬底的方法，包括如下步骤 提供导电核芯；改变所述核芯的形状以限定用于接纳电子器件的空腔； 将第一绝缘层施加到所述核芯的第一侧上；以及 形成与所述空腔内的表面相邻的第一接触件。
14. 如权利要求13所述的方法，其中，所述第一接触件位于所述空腔内的所述第一绝 缘层上。
15. 如权利要求13所述的方法，其中，所述第一接触件与所述导电核芯电连接。
16. 如权利要求13所述的方法，其中，所述导电核芯包括如下中的一种或更多种 未经处理的或镀锌的钢、铝、金、镍、铜、镁或任何上述金属的合金。
17. 如权利要求13所述的方法，其中，所述导电核芯包括 金属化的不导电材料。
18. 如权利要求13所述的方法，还包括如下步骤将第二绝缘层施加到所述核芯的第二侧上，其中，所述第一绝缘层和第二绝缘层共形地涂覆所述导电核芯。
19. 如权利要求18所述的方法，其中，使用电沉积将所述第一绝缘层和第二绝缘层施加到所述导电核芯上。
20. 如权利要求13所述的方法，其中，所述核芯是板的一部分，并且所述方法还包括如下步骤在所述板中形成与所述核芯的边缘相邻的槽；以及将所述核芯与所述板分开。
21. 如权利要求13所述的方法，其中，使用冲压、轧制和刻蚀工艺中的一种或更多种来改变所述核芯的形状。
全文摘要
用于电子器件封装体的衬底包括导电核芯，其被成形为限定接纳电子器件的空腔；位于核芯的第一侧上的第一绝缘层；以及与空腔内的表面相邻放置的第一接触件。还提供了制造该衬底的方法。
文档编号H01L23/14GK101743635SQ200880024704
公开日2010年6月16日 申请日期2008年5月19日 优先权日2007年6月11日
发明者K·C·奥尔森, T·W·古德曼, 彼得·埃勒纽斯 申请人:Ppg工业俄亥俄公司