专利名称：在鳍式场效应晶体管器件中提高迁移率的金属栅应力膜的制作方法
^!f式场雌晶体管器件中提高迁移率的金^t应力膜
絲领域
本发明一般地涉及半*器件及其制妙法。胁地，本发明涉及鳍式场效应晶 体管(FinFET)逻辑器件、其它CMOS器件及其制造方法。
背景技术：
^^4^展的半#制造业中，CMOS (互^h^属氧化物半导沐)、FinFET器件 在许多逻辑和其它应用中受欢迎，并且被集成到各种不同类型的半导体装置中。 FinFET器件典型地包括具有高长宽比的鳍，在其中形成半导体晶体管器件的沟道和 源/漏区。在鳍式器件侧面的上面或沿鳍式器件侧面形成栅极，利用增加的沟道和源/ 漏区表面积的优点以得到更快、更可靠和更易控制的半导体晶体管器件。
在FinFET和传统平面晶体管器件中，^^、口的是施加至PMOS器件的压缩应变有 利地4是高了空穴迁移率，^口至NMOS器件的拉伸应变有利地提高了 NMOS器件中 的电子迁移率。对于平面CMOS器件，诸如选棒l"生SiGe源/漏结构的复杂的应力器用 于提高PMOS器件的空穴迁移率，拉伸接触蚀刻停止层(CESL)或其它的介电自 力器用于增加NMOS器件的电子迁移率，从而增强整个器件的性能。与这些提高空 穴和电子迁移率的技^^关的额外工艺梯作和成本是尝试将这些技术引入FinFET工 艺方案中的缺点之一。此外，诸如氮化物4tA层(nitride-cap)的已知应力器不能应用 到高M的FinFET器件中，该高M的FinFET器件包括间隔仅25nrn这样小距离的 鳍，这样的间隔产生具有高长宽比的沟槽，也会产生由于氮化膜的高介电常数而增加 的寄生电容问题。
因此行业中期望通过使用与进步的FinFET工艺需求兼容的技术，诸如利用紧密 封装的鳍(tightly packed fins )，分别向NMOS和PMOS FinFET器件^>合适的压缩 和4立伸应力,来增强FinFET器件的器件性能.。
发明内容
为了实^Jim些和其它需要以及考虑到它的目的，本发明提^""种形成CMOS 器件的方法。该方法包括在衬底上形成NMOS和PMOS区；在该NMOS和PMOS 区上形成压缩PVD金属层；选棒1^也仅将形^^ PMOS区中的压缩PVD金属层转 化为拉伸金属层；以M NMOS和PMOS区上，包括NMOS区中的压缩PVD金属 层之上和PMOS区中的拉伸金属层之上，形成4册电极。有利地，在CMOS器件为 FinFET器件的实施例中，该方法包括在每个NMOS和PMOS区中都形成多个半导体 鳍，以及在该半导体鳍上形成PVD金属层。
根据另一方面，本发明提供了另一种形成CMOS FinFET器件的方法。该方法包 括在衬底上的NMOS和PMOS区上形成半导体鳍，在NMOS和PMOS区每个里 的半*鳍上的牺4 上形成伪栅极,在每个NMOS和PMOS区中都进行源/漏注入， 以A^半导，和伪栅^Ui^4F、介电层。该方法还包括平坦化该介电层以露出NMOS 和PMOS区中伪栅极的表面，选棒hii4A人PMOS区而不是NMOS区中移P;H亥伪栅极， 以及在PMOS区的半导体鳍上沉积一高-k栅介电层。该方法还包括使用物理^f目沉 积技# PMOS区的鳍上沉积第一压缩金属膜。该方法然后包括加热，由》M夸该第 一压缩金属膜转化为拉伸应力金属膜，以4PMOS的鳍上形成功肯M册。
该方法还包括从NMOS区上的再一次移除伪栅才及，在NMOS区的鳍上沉积一高 -k介电材^f^在NMOS区的鳍上^^) PVD技术^^只第二压缩金属膜。该方法还包括
在NMOS区的压缩金属膜和鳍上形成功能多晶^^金4#，其中第二压缩膜保持压 缩特征，功負M册由多晶硅形成。
附图简述
本发明最好阅读时结合相关附图根据下面的Jr^说明理解。重要的是，根据爿i^口 的惯例，附图的不同特征不必按比例绘制。相反，不同特征的尺寸为了清^^L可任 意放大或缩'J、。在整^S兌明书和附图中相同的标i汰示相同的特征。
图1A， 1B至9A, 9B表示示出本发明的示范性方法的工艺操作顺序。关于^-" 系列的图，A后缀的图表示处理操作的透视图，B后缀的图表示沿对应的A后缀图的 线B-B的截面图。
图1A， IB示出形^ NMOS和PMOS区中的多个半^Mf;
7图2A， 2B显示形成在图1A, 1B中示出的结构上的伪4册才及；
图3A， 3B显示形成在图2A, 2B中示出的结构上的介电层；
图4A， 4B示出/访图3A， 3B中示出的结构上选择性移除PMOS伪栅极;
图5A， 5B示出形il^PMOS区的半^^t上的高-k栅介电层和金属栅膜;
图6A， 6B示出形絲PMOS区的鳍上的功負^册；
图7A， 7B示出从NMOS区选棒hi^多除伪栅极；
图8A, 8B示出沉禾。在NMOS区的鳍上的高-k栅介电层和金属栅；
图9A， 9B示出形成的NMOS和PMOS功肯M册。
本发明提供有步&也分别在NMOS和PMOS FinFET上产生压缩和拉伸应力的处理 操作的步骤，通过运用薄金属栅的积A戈特性，尤其是应力棒性，以增加电子和空穴迁 移率。本发明的方法和结构可用于形成在密集的鳍也t议具有高长宽比的鳍上的平面 器件或FinFET器件，该鳍的间隔大约为25nm或更小，并且可根据下面说明的用于 制造FinFET器件的处理操怍的示范步艰^t行理解。
图1 A, 1B显示具有PMOS区4和NMOS区6的衬底2。在每个PMOS区4和 NMOS区6中者阵鳍10。鳍10可由硅、硅锗(SiGe)、 Ge、各种III-IV族^^^勿半导 体或其它适用于FinFET器件中鳍的半*材料形成。鳍10包4封目邻的鳍之间大约 25nm或更少的间隔。，并JLif 10包括大约35nm或更少的间距。其它的间隔和间距 可用于其它的典型实施例。衬底2可为硅衬底、SOI (绝缘体上硅)衬底或M其它 适用于半导体制造工业的衬底。可以佳月本领域可用的各种合适的方法形成鳍10,例 如SDPT,间隙双重图形#支术(spacer double patterning technique )。
区4中，在鳍io的顶部20上并且沿着鳍10的侧面22形成伪鳍14。在NMOS区6 中，在鳍10的顶部20上并且沿着鳍10的侧面22形成栅极16。可以使用常规的方法 形成以及图形化伪栅才及14、 16。伪4册极14， 16可由多晶硅形成，但是其它合适的半 导体材料可用于其它的典型实施例中。沿着鳍10和M伪栅极的表面之间的界面28， 可形成牺牲层作为从鳍10上移除纟ff为栅极14、 16时的蚀刻停止层。对于鳍10和伪 栅极14、 16由诸如硅的类似或相同材料形成的例子，包^it样的蚀刻停止层是尤其有用的。根据这个典型实施例，可^^1氧化物牺牲层。
在处理顺序中示出的点处，可在PMOS区4和NMOS区6中一个或两个区中进 行源/漏注入4条怍。该源/漏注入之后可以是常规的例如尖峰(spike)或激丄退火的退 火工艺，该退火工艺可发生^/人约90(rC到约120(TC的最大温度范围，但是其它退火 方法可用于其它的典型实施例中。该尖峰iUlbb退火时间在不同实施例中范围可从1 毫秒至l秒，但是其它时间可用于其它的典型实施例中。伪4册极14、 16都包括M 面24。
现在转向图3A， 3B，在图2A, 2B中示出的结构上形成前金属电介质层(pre-metal dielectric), PMD，然后平坦化以产生具有J^4面34的电介质层32，该Ji4面34与 伪栅极14、 16J^4面24共面。可^^常规的^^只和抛力平坦^4支术，例如，化学机 細光，CMP。
然后如图4A，4B所示利用常规的图形化和刻蚀技^/人PMOS区4中选择'^i4^多 除伪栅极14。在电介质层32内产生开口38，在移BH勤可用作蚀刻停止层的可选择牺 牲层之后，该开口 38露出PMOS区4中鳍10的表面20和侧壁22。伪栅极16完好 的保留在NMOS区6中。
图5A， 5B显示形成高-k电介质层和PVD金属膜^r图4A, 4B的结构。利用 常规的方法在电介质层32的表面34上以及开口 38内，尤其是在PMOS区4中鳍10 的上表面20和侧面22上形成高-k电介质膜42和金属膜40。
高-k电介质膜42可为各种合适的膜，例如氧化铝，五氧化二4旦(tantalum pentoxide )、氧4bl闲(lanthamim oxide )、氧化礼(gadolinium oxide )、氧ibl^ ( oxide )、氧化铪(hafiiium oxide )、氧似告(zirconium oxide )、腦ON、 HC^IO和LaA103， 但是其它合适的高-k电介质可用于其它的典型实施例中。金属膜40可使用物理^i目 沉积形成，但是可使用其它常规的沉积技术。对于形^PMOS区4中的金属膜40, 金属膜40的合适候选材料可为Co、 Pd、 Ni、 Re、 Ir、 Ru和Pt。在其它典型实施例中， 4M金属合金，例如Ru-Ta、 Ru-Zr、 Pt-Hf、 Pt-Ti、 Co-Ni和Ni-Ta,在另外的其它实 施例中，^J ]金属氮化物，例如WNx、 WNX、 TiNx、 MoNx、 TaNx和TaSixNy或金属 氧化物，例如111203、 Sn02、 Os02、 Ru02、 Ir02、 ZnO、 Mo02和Re02。由于使用物 理^i目:;)^只技术沉积，金属膜40性质上是压缩的，并且包:|《兄积后约(-)10Gpa的压 缩应力，但是在其它的典型实施例中可产生不同的压缩应力范围。才艮据一个典型实施例，金属膜40包括3-5纳米的厚度范围，{旦^^在其它典型实 施例中可<线其它的厚度。
;;Li。、^，接着利用加热步骤^^斤^i口、的(as-deposited)压缩金属膜40转化为 拉伸金属膜。根据一个典型实施例，可4賴1050。C的尖辆火使金属膜40在性质上 从压缩的转化^i立伸的。在约900。C到约130(TC范围内的其它温度可用于其它典型实 施例，在不同的典型实施例中尖，火的持续时间可在l毫秒到几秒中变化。可#^戈 地^JD诸如^Ut退火的常Mi口热方法。根据另外的典型实施例，可^JD常规的火炉退
火或对纟fuit火。
在转化为拉伸膜^，金属膜40包括大于约4Gpa的拉伸应力，但是根据其它的 典型实施例可产生其它的拉伸应力值。
图6A， 6B显示在形tt PMOS区4的鳍10上的金属膜40和高-k电介质膜42 之上形成PMOS栅极46后图5A， 5B的结构。PMOS栅极46是功f^f册，即保留它并 JJ:终用于控制使用鳍10的器件。PMOS栅46可由金属或珪形成，例如多晶硅，但 是其它合适的*或半导#^册极材料可用于其它的典型实施例中。常规的方法可用于 首先在图5A、 5B中示出的开口 38内以及金属膜40和电介质层32的表面34上形成 用作PMOS栅极46的材料，然后^J]常规的抛^^口/或平坦^^支术平坦化，以露出电 介质层32的顶表面34,并且产生PMOS栅极46的Ji^面44。伪栅极16保留在NMOS 区6中。前述的退火工艺可在用于形成PMOS栅极46的材料沉积之前或U进行。
if脉转向图7A， 7B,利用常规的图形化和移除技7^4棒I"^k/人NM0S区6中移 除伪栅极16。这样的移除产生开口 48,在随后的移除用在NMOS区6中鳍10上的 4封^选牺牲膜之后，该开口 48露出NMOS区6内鳍10的顶面20和侧面22。
图8A、 8B显示在形成高-k电介质层和金属膜U前述图7A, 7B中的结构。可 用常规的方法在电介质层32的顶表面34上以及开口 48内，尤其是在NMOS区6中 鳍10的上面20和侧面22上形成形成高-k电介质膜54和金属膜52。金属膜52可如 前面金属膜40所描述，可有利地"ft^ PVD形成。高-k电介质膜54可如前面结合图 5A、 5B的高-k电介质膜42所描述。
不进行进一步的加热操怍，并且因此金属膜52保持压缩'l"生质，包括约(-)10Gpa 的沉糸、压缩应力，尽管不同的其它压缩应力可用于其它的实施例中。图8A、 8B的结 构经过多it^:理^f乍产生图9A、 9B中示出的结构。转向图9A、 9B，利用常规的^L^只技林图8A、 8B示出的开口 48内和图8A、 犯示出的金属膜52上;)^只栅极材料。然后4顿常规的平坦^4抛i^支术，例如化学 才;U成抛光，来从电介质层32的顶表面34上移除沉积的材#^金属膜52和高-k电介 质膜54，以此产生图9A、 9B中示出的结构。NMOS栅极60形成在鳍10上，尤其 是形絲NMOS区6中鳍10上的高-k电介质膜54和金属膜52上。NMOS栅极60 包括顶表面58,并且用常规的栅极材料形成，例如多晶硅或铝或其它金属，或其它合 适的栅极材料。图9A、 9B中示出的结构包括拉伸'|" 的金属膜40和压缩'1~鍾的金 属膜52,它们分别形成为PMOS区4和NMOS区6中的栅极结构的一部分。
然后在图9A、 9B显示的结构上进行不同的进一步处理操作，将示出在图9A、 9B中的各自栅极结构合并到各种集成电路和其它的半^^器件中。可使用形成互连 结构的不同技术，来使顶表面44和58连接至其它电路。这样形成的器件可用于各种 应用。
前述仅仅说明了发明的原理。因此应该理解本领域技术人员能设计不同的布置， 尽管此处未明确地说明和示出，其^JJ^^发明的原理并包括在它的精神和范围内。此 夕卜，此处所述的所有例子以及语言主要是想明确地仅为了教学的目的和有助于读者理 解本发明的原理和发明人贡献于5W技术的概念，并，释为不限制于ii才羊的M所 述的例子和条件。itW卜，此处祥述的本发明的原理、方面和实施例以及它们的M例 子的所有语句，包含它们的结构性和功能性等效物。另夕卜，可预期这样的等效物包括 如今已/^口的等效物和未来M的等效物，即^^可完^目同功能的进步的元件，而不 考虑结构。
典型实施例的描述主要是结合相关附图的图片阅读，该附图考虑为整个书面说明 的4分。在描述中，相对术语"较低"、"较高"、"水平"、"垂直"、"上"、"下"、"上 面"、"下面"、"顶部"、和"底部"及它们的派生词(例如，"水平地"、"向下地"、"向 上地"等等)应该解释为指的是接着描述的或如下面讨论的附图中示出的方位。这些 相对术语便于描述并且不需要构建或运行在特殊方位的装置。关于附件、*^等类似 术语，例如"连接"和"互连"，指的是固定结构或者彼此直接或通过中间结构间接附着 的关系，以及可移动的或固定固件或关系，除非以另外的方式明确iW苗述。
尽管发明依照典型实施例描述，但是其不限于此。反而，所附权利要求应该广泛 地解释，包括发明的其它变^^实施例，其可在不脱离发明等效物的酌域和范围的情 况下由本领域技术人员作出。
权利要求
1.一种形成CMOS FinFET(鳍式场效应晶体管)器件的方法，包括在衬底上形成多个NMOS和PMOS区；在所述NMOS和PMOS区上形成压缩PVD(物理气相沉积)金属层；将形成在所述PMOS区中的所述压缩PVD金属层选择性地转化为拉伸金属层；和形成覆盖在所述NMOS区的所述压缩PVD金属层上的和覆盖在所述PMOS区的所述拉伸金属层上的栅电极。
2. 如权利要求l所述的方法，其中所述形成多个NMOS和PMOS区包括在所述衬底上的所述NMOS和PMOS区中的每一个中形成多个半导^^嗜(Fin);所述形成压缩PVD金属层包括在所述NMOS和PMOS区中的每一个中的所述半导体鳍上形成所述压缩PVD^r属层；和所述形成栅电极包括在所述半导体鳍上形成所述栅电极，所述半"Wt包括在所述NMOS区的所述压缩PVD金属层上和在所述PMOS区的所述拉伸金属层上。
3. 如权利要求2所述的方法，其中所述形^缩PVD金属层包括在所述NMOS和PMOS区中的每一个中的所述半^鳍上形成TiN层。
4. 如权利要求2所述的方法，其中半导体鳍由硅或SiGe形成。
5. 如权利要求2所述的方法，其中所述选棒魁4#化包括所述拉伸金属层具有大于约4Gpa的拉伸应力。
6. 如权利要求2所述的方法，进一步包括在所述NMOS和PMOS区中的[个中的所述半^f^鳍上形成高-k栅介电层，并且其中所述压缩PVD金属层设置在所述NMOS和PMOS区中的每一个中的高-k栅介电层上。
7. 如权利要求2所述的方法，其中所述形^缩PVD金属层包括M在所述PMOS区的所述半^鳍上形成第一压缩PVD金属层和在所述NMOS区的所述半导体鳍上形成第二压缩PVD金属层，其中所述选捧lii也转化包括当第一压缩PVD金属层设置在所述PMOS区的所述半"f^上时和当所述第二压缩PVD金属层未出S^所述NMOS区中时，扭/f亍尖"^或〗IOb退火。
8. 如权利要求7所述的方法，其中在所述NMOS区的所述半#鳍上形成第一压缩PVD金属层和在所述PMOS区的所述半导体鳍上形成第二压缩PVD金属层和所舰棒〖她转化包括在所述NMOS和PMOS区中的^~个中的所述半^^鳍上的牺4爐上形成伪栅极；在所述NMOS和PMOS区至少之一中进行源/漏注入和进一步退火；在所述NMOS和PMOS区中的^-"个中的所述半^^鳍和所述伪栅才U沉积电介质层；平坦化所述电介质层，以露出在所述NMOS和PMOS区中的每一个中的所述伪栅极的各自表面；选择'!"ii^人所述PMOS区移除所述伪4册才及；在所述PMOS区的所述半^Mf上沉积高-k栅介电层；^i口、所述第一压缩PVD金属层；^/f亍所述尖峰或^^退火，由jtbi^棒^M寻所述第一压缩PVD金属层转化为所述拉伸金属乾/A^斤述NMOS区移除所述伪栅极；在所述NMOS区的所述半f"^t上^i口、另一高-k介电材料；沉积所述第二压缩PVD金属层；在所述PMOS区的所述拉伸金属膜和所述半导体鳍上和在所述NMOS区的所述第二压缩PVD金属层上形成多晶石M金^f册极，所述第二压缩PVD金属^f,压缩餘
9. 如权利要求2所述的方法，其中所述多个半"f^if具有不大于约25nm的间距，以"J斤述压缩PVD金属层包括厚度约为3-5nm的TiN,其中所述选棒l^i也转化包4^显度在约IOO(TC至110(TC范围内的尖^火。
10. —种形成CMOSFinFET器件的方法，包括在衬底上的NMOS和PMOS区中形成半^鳍；在所述NMOS和PMOS区中的^-"个中的所述半^鳍上的牺牲膜上形成伪栅极；在所述NMOS和PMOS区中至少之一中进行源/漏注入；在所述半导，和所述伪栅才iLh^i口、介电层；平坦化所述介电层，以露出所述NMOS和PMOS区中的每一个中的所述伪栅极 表面；选棒lii^yj斤述PMOS区移除所述伪4册才及；在所述PMOS区的所述半^鳍上沉积高-k栅介电层；使用物理^4目^^只技术在所述PMOS区的所述鳍上沉积第一压缩金属膜；加热，由此将所述第一压缩金属膜转化为拉伸金属膜；和在所述PMOS区的所述半导^I耆上形成功育M册。
11. 如权利要求10所述的方法，还包括在所述PMOS区中形成所述功能栅之后，/A^斤述NMOS区上移除所述伪4册极；在所述NMOS区的所述半"f^t上沉积另一高-k介电材料；使用物理^i目^^只技术在所述NMOS区的所述半^鳍上沉积第二压缩金属膜；和在所述NMOS区的所iiH缩金属膜和所述鳍上形成功肖断，所述第二压缩金属 膜^#压缩性质，和其中在所述PMOS区中的所述功能牙f^口在所述NMOS区中的所述功育M册每个都 包4舌多晶^^^^4册。
12. 如权利要求11所述的方法，其中所述第一压缩金属膜和所述第二压缩金属膜 每个都包括TiN,所勤口热包4^显度在约IOO(TC至1300。C范围内的尖J^^口^L^退火， 由此所述转化产生具有约4Gpa和更高应力的所述拉伸金属膜。
13. 如权利要求11所述的方法，其中所述选捧l^^^斤述PMOS区移除所述伪 栅极和从所述NMOS区上移除所述伪栅极每个都包括刻蚀并且在所述牺牲膜上停止， 其中所述半导体鳍由硅、SiGe、 Ge或III-IV族^^物半导体。
14 一种CMOS FimFET器件，包括NMOS部分，具有半导^f和在所述半"f^tJiA沿所述半^^t设置的NMOS 栅极，承4殳置在所述半W^t和所述NMOS栅极之间的第一高-k介电层和压缩金属 膜；和PMOS部分，具有半"f^t和在所述半^^tJiA沿所述半^Pt设置的PMOS 栅极，和设置在所述半导，和所述PMOS栅极之间的第二高-k介电层和拉伸金属膜。
15.如权利要求14所述的CMOSFinFET器件，其中所述压缩金属膜和所述拉伸金 属膜每个都包括TiN，其中所述TiNA^度在约3-5nm之间的层，其中所述半导^t具 有约35nm或更d、的间距，其中所述压缩金属膜具有至少4Gpa的应力。
全文摘要
一种CMOS FinFET半导体器件提供了在半导体鳍(fin)上包括压缩应力金属栅极层的NMOS FinFET(鳍式场效应晶体管)器件和在半导体鳍上包括拉伸应力金属栅极层的PMOS FinFET器件。形成该器件的工艺包括选择性地将形成在PMOS器件上的压缩金属栅极膜转化成拉伸应力金属栅极膜的选择性退火工艺。
文档编号H01L27/092GK101677085SQ20091013393
公开日2010年3月24日 申请日期2009年4月10日 优先权日2008年9月20日
发明者万幸仁, 叶致锴, 张智胜, 许俊豪 申请人:台湾积体电路制造股份有限公司