专利名称：配线基板、配线基板的制造方法以及半导体封装件的制作方法
技术领域：
本发明涉及配线基板、制造这种配线基板的方法以及半导体封 装件，在所述配线基板中，多个配线层与多个绝缘层交替堆叠，并且 配线层通过形成在绝缘层中的导通孔相互电连接。
背景技术：
由于需要增强信息通讯设备的性能和功能，所以用作这些设备 的实现设备功能的中心电子部件的半导体封装件高密度地安装。由于 高密度地安装，所以在配线基板上安装半导体芯片或半导体器件的安 装密度增加了。通常使用如下多层配线基板作为用于增加安装密度的 基板在该多层配线基板中，多个配线层与多个绝缘层交替堆叠，并 且配线层通过形成在绝缘层中的导通孔相互电连接。由于将要安装在 基板上的半导体芯片的集成度较高以及半导体器件的将要与基板连 接的端子的间距较小，所以还必须使配线基板的连接端子小型化。特 别是，需要使基板的最外层配线的配线密度最大化。具体地说，对于 最外层配线的设计规则而言，例如，需要提高用于外部连接端子的连 接焊盘与表面的阻焊层开口之间的位置精确度。例如，未经审查的日 本专利申请公报No.JP-A-2003-152311公开了一种制造现有技术的配 线基板的方法，其中通过使用光刻法和激光器精确地形成开口。未经 审查的日本专利申请公报No.JP-A-2000-244125公开了一种制造现有
技术的配线基板的方法，其中在不使用光敏树脂作为阻焊层材料的情 况下通过使用激光器形成开口。
在现有技术的配线基板的最外层配线的设计中，每一个呈圆形 等形状的连接焊盘的边缘部分都被阻焊层覆盖。因此，必须精确阻焊 层的与连接焊盘相对应的开口，并且开口的形成精度会影响基板表面 的配线密度的设计规则。为了提高开口的形成精度，如JP-A-2003-152311和JP-A-2000-244125所公开的，使用了激光技术。 然而，在现有技术的方法中，不能进一步提高配线密度。
发明内容
本发明的示例性的各个方面提供了一种配线基板、制造配线基 板的方法以及半导体封装件，其中可以高密度地形成配线基板的最外 配线层的配线。
为了实现上述目的，本发明的配线基板为以下配线基板多个 配线层与多个绝缘层交替堆叠，并且所述配线层通过形成在所述绝缘 层中的导通孔相互电连接，其中所述配线基板具有连接焊盘，其布 置在配线层中的位于最外配线层内侧的至少一个配线层上；以及外部 连接端子，其布置在所述连接焊盘上并且从所述配线基板的表面突出
来，所述外部连接端子穿过所述最外配线层。
为了实现上述目的，本发明的配线基板为以下配线基板多个 配线层与多个绝缘层交替堆叠，并且所述配线层通过形成在所述绝缘 层中的导通孔相互电连接，其中空间形成为沿着从如下连接焊盘朝向 所述配线基板的表面的方向穿过最外配线层，所述连接焊盘布置在配 线层中的位于所述最外配线层内侧的至少一个配线层上，外部连接端 子将要插入所述空间中，所述外部连接端子用于连接将要安装在所述 配线基板上的半导体芯片或半导体器件。
为了实现上述目的，本发明的制造方法为制造如下配线基板的 方法，在所述配线基板中，多个配线层与多个绝缘层交替堆叠，并且 所述配线层通过形成在所述绝缘层中的导通孔相互电连接，其中所述 方法具有焊料外部连接端子形成步骤，在该步骤中，形成外部连接端
子，所述外部连接端子用于连接将要安装在所述配线基板上的半导体 芯片或半导体器件；同时将所述外部连接端子与如下连接焊盘连接， 所述连接焊盘布置在配线层中的位于最外配线层内侧的至少一个配 线层上；并且使所述外部连接端子穿过所述最外配线层。
为了实现上述目的，本发明的制造方法为制造如下配线基板的 方法，在所述配线基板中，多个配线层与多个绝缘层交替堆叠，并且所述配线层通过形成在所述绝缘层中的导通孔相互电连接，其中所述 方法具有以下步骤形成空间，外部连接端子将要插入所述空间中， 所述外部连接端子用于连接将要安装在所述配线基板上的半导体芯 片或半导体器件；同时使所述空间沿着从如下连接焊盘朝向所述配线 基板的表面的方向穿过最外配线层，所述连接焊盘布置在配线层中的 位于所述最外配线层内侧的至少一个配线层上，所述最外配线层由表 面的阻焊层和位于所述阻焊层下面的绝缘层构成。
图1A是示出在批量生产步骤中的本发明的配线基板片10的视图。
图IB是示出本发明第一实施例的配线基板1的表面的视图。 图1C是示出在第一实施例中布置在连接焊盘上的外部连接端 子的视图。
图1D是示出沿着包含相邻连接焊盘中心的剖切线A-A(图1B)
截取的第一实施例的配线基板1的剖视图。
图1E是详细示,出图1D中的"B"部分的视图。
图2A是示出现有技术的配线基板lb的表面的视图。
图2B是示出现有技术的配线基板lb的外部连接端子的视图。
图2C是示出沿着包含相邻连接焊盘中心的剖切线D-D(图2A)
截取的现有技术的配线基板lb的剖视图。
图3是示出本发明第二实施例的配线基板的详细剖视图。 图4是示出第一实施例的修改形式的配线基板50的剖视图。 图5是示出第一实施例的应用实例1的半导体封装件的视图，
其中半导体芯片200安装在配线基板51上。
图6是示出第一实施例的应用实例2的半导体封装件的视图，
其中半导体器件310安装在配线基板320上。
图7是示出第二实施例的修改形式的配线基板600的剖视图。 图8是示出第二实施例的应用实例1的半导体封装件的视图，
其中半导体芯片200安装在配线基板61上。
6图9是示出第二实施例的应用实例2的半导体封装件的视图，
其中半导体器件410安装在配线基板420上。
图10A是示出在本发明第三实施例的制造配线基板的方法中， 形成芯层配线的状态的视图。
图10B是示出在本发明第三实施例的制造配线基板的方法中， 在第一绝缘层12中形成导通孔的状态的视图。
图10C是示出在本发明第三实施例的制造配线基板的方法中， 施加无电镀铜层24的状态的视图。
图10D是示出在本发明第三实施例的制造配线基板的方法中，— 使图案抗蚀层22图案化的状态的视图。
图10E是示出在本发明第三实施例的制造配线基板的方法中， 形成第二配线层13的状态的视图。
图10F是示出在本发明第三实施例的制造配线基板的方法中， 形成最外配线层15的状态的视图。
图10G是示出在本发明第三实施例的制造配线基板的方法中， 在基板的表面上形成阻焊层7的状态的视图。
图10H是示出在本发明第三实施例的制造配线基板的方法中， 在连接焊盘上进行表面处理的状态的视图。
图101是示出在本发明第三实施例的制造配线基板的方法中， 在配线基板上形成外部连接端子的状态的视图。
具体实施例方式
下面，将参考图1A至图IOI来描述本发明的示例性实施例。 (第一实施例)
在本发明的第一实施例中，将描述穿过最外配线层的外部连接 端子。
图1A示出在批量生产步骤中的本发明的配线基板片。在堆叠步 骤之后，配线基板片10被沿着虚线切割并分成单个的配线基板1， 从而可用作最终产品并且结合到电子设备中。
图1B示出配线基板1的表面。配线基板1的表面由连接焊盘2、布置在内侧配线层上的连接焊盘3、配线6以及阻焊层7组成。
图1C示出外部连接端子4和5，外部连接端子4和5分别布置 在连接焊盘2和3上并且从配线基板1的表面突出来。同样，其他外 部连接端子也连接在其他连接焊盘上。使用焊料凸点作为外部连接端 子。
图1D是沿着图1B中的剖切线A-A截取的配线基板1的剖视图。 剖切线A-A包含彼此相邻的连接焊盘2和3的中心。第一实施例提 供的配线基板1由六层构成，其中在芯层的每一侧堆叠三层。配线基 板l包括芯层100、芯层100上的配线层11、第一绝缘层—12、芯 层100上的第二配线层13、第二绝缘层14、芯层100上的第三配线 层(最外配线层)15、阻焊层7以及外部连接端子4和5。双点划线 指出了将要安装在配线基板1上的半导体芯片或半导体器件150的形 状。在堆叠结构中，将第一绝缘层12和第二配线层13视为一组层并 称之为"芯层上的第二层101"。将第二绝缘层14、第三配线层15 和阻焊层7视为一组层并称之为"芯层上的第三层102"。在第一实 施例中，芯层100上的第三层102为配线基板1的最外层，因此在下 文中将第三层102称为"最外层102"。同样，芯层100上的第三配 线层15为最外配线层，因此在下文中将第三配线层15称为"最外配 线层15"。
图1E为图1D中的"B"部分的详细视图，并且示出了在最外 层102附近的连接焊盘、配线、绝缘层和外部连接端子的结构。跨越 配线6而彼此相邻的外部连接端子4和5布置在最外层102上。外部 连接端子4布置在连接焊盘2上并且从最外层102的基板表面8突出 来，其中最外层102具有处于基板表面8中的阻焊层7。外部连接端 子5布置在配线层(在第一实施例中为芯层上的第二配线层)13上 的连接焊盘3上并且穿过最外层102从基板表面8突出来，其中配线 层13位于最外配线层15的内侧。为了使半导体芯片或半导体器件 150的连接状态基本上平行于基板表面8，从基板表面8起到外部连 接端子4的顶部9的高度10a与从基板表面8起到外部连接端子5 的顶部9的高度10a处于同一水平面上。
8连接焊盘3布置在芯层100上的第二配线层13内，其中第二配 线层13位于最外配线层15的内侧。作为选择的是，连接焊盘3可以 布置在芯层上的配线层11中，其中配线层11位于最外配线层15的 更内侧。如果在内侧还布置有一层配线层，那么连接焊盘3可以布置 在该更内侧的配线层上。根据设计条件，可以增加或减少堆叠层的数 量。芯层100的背面侧的堆叠结构可以形成为与上述的三层堆叠结构 相同，因此省略其详细描述。作为选择的是，本发明的配线基板可以 具有在没有芯层的情况下堆叠多层配线的构造。
(第一实施例的效果) —
下面描述第一实施例在提高最外配线层15内的配线密度方面和 提高可靠性方面的效果。为了进行比较，图2A至图2C示出了现有 技术的配线基板的配线结构。
图2A按照与图1B相似的方式示出了现有技术的配线基板lb 的表面。配线基板lb的表面由连接焊盘2、配线6和阻焊层7组成。 图2B示出布置在连接焊盘2上并且从配线基板lb的表面突出来的 外部连接端子4。同样，其他外部连接端子4也连接在其他连接焊盘 2上。
图2C是沿着图2A中的剖切线D-D截取的现有技术的配线基板 lb的详细剖视图，并且与图1E相对应。特别地，对于最外配线层 15内的配线6，图2C示出了连接焊盘2、凸点间距x [nm]和连接焊 盘与阻焊层重叠部分的长度z[pm]之间的相互关系。在现有技术的最 外配线层的配线设计中，在配线宽度接近最小允许设计值的狭窄部分 中，配线布置在相邻配线连接焊盘之间的中间位置。x[pm]表示凸点 间距，y [pm]表示阻焊层的开口直径，z [pm]表示连接焊盘与阻焊层 重叠部分的长度。通常，配线宽度P0 [nm]设定为等于配线之间的绝 缘部分的宽度Q0 [pm]。因此，在两个配线位于中间位置的例子中， 根据如图2所示的由两个配线和三个绝缘部分组成的间隔结构，通过 <formula>formula see original document page 9</formula>得到配线宽度P0。当<formula>formula see original document page 9</formula> 并且z-10pm时，得出P0二15jim。
在第一实施例中，将要描述有两个配线位于图IE的狭窄部分中的例子，该例子与上述现有技术的配线设计类似。根据由两个配线和
三个绝缘部分组成的间隔结构，通过Pl-(x- (y + z) }/5得到配 线宽度P1。在实际制造例子中，当凸点间距x为185pm，阻焊层的 开口直径y为90pm，连接焊盘与阻焊层重叠部分的长度z为10pm 时，得出P1^^17pm。与P0= 15pm的现有技术的配线相比，第一实 施例的配线可以有2pm的余量。因此，可以抑制因配线宽度不足而
引起的传导故障和因绝缘部分宽度窄而引起的绝缘故障。根据高密度 安装半导体器件的要求，配线被设置成具有窄的宽度，在该宽度下，
配线的传导电阻和绝缘层的绝缘电阻接近其相应的允许设计值。在第 一实施例中，可以在不降低可靠性的情况下实现最外层配线的高密度 布置。
(第一实施例的修改形式)
图4是与图1E相对应的配线基板的最外层附近的剖视图，示出 了还未布置外部连接端子的状态。在例如焊料凸点等外部连接端子与 半导体芯片或半导体器件的连接端子连接的情况下，不必形成从配线 基板的表面突出来的外部连接端子。因此，如图4所示，可以使用具 有空间30的配线基板50，其中外部连接端子插入该空间30中。 (第一实施例的应用实例1)
图5示出了半导体封装件结构的示例性实施例，其中半导体芯 片200通过焊料凸点安装在本发明的配线基板上。半导体封装件结构 包括半导体芯片200、半导体芯片200的连接端子201、例如焊料 凸点等外部连接端子202、填充树脂203和配线基板51。如果在将半 导体芯片200安装到配线基板上之前可以把例如焊料凸点等外部连 接端子连接在半导体芯片的配线基板连接表面上，那么可以使用图4 的配线基板50。
(第一实施例的应用实例2)
图6示出了半导体封装件结构的另一示例性实施例，其中半导 体器件310通过焊料凸点安装在本发明的配线基板上。半导体器件 310包括半导体芯片300、中间基板301以及用于使半导体芯片300 与中间基板301连接的连接凸点302和连接端子303。半导体器件310
10通过例如焊料凸点等外部连接端子304安装在配线基板320上。如果 在将半导体器件310安装在配线基板320上之前可以把例如焊料凸点 等外部连接端子连接在半导体器件310的配线基板连接表面上，那么 可以使用图4的配线基板50。 (第二实施例)
在第一实施例中，相邻外部连接端子中只有一个布置在位于最 外配线层内侧的配线层上的连接焊盘上。相反，第二实施例具有以下 结构相邻外部连接端子都布置在位于最外配线层内侧的配线层上的 连接焊盘上。 —
图3是示出第二实施例的详细剖视图，并且与第一实施例的图 1E的详细剖视图相对应。按照与图1E的外部连接端子5类似的方式， 外部连接端子5布置在第二配线层13上的连接焊盘3上并且穿过最 外层102从基板表面8突出来，其中第二配线层13位于最外配线层 15的内侧。按照与第一实施例类似的方式调整从基板表面8起到外 部连接端子5的顶部9的高度10b。连接焊盘3布置在第二配线层13 内，或者作为选择的是，可以布置在配线层11内，其中配线层11 处于更内侧并且位于芯层上。如果在内侧还布置有一层配线层，那么 连接焊盘3可以布置在该更内侧的配线层上。根据设计条件，可以增 加或减少堆叠层的数量。可以按照与第一实施例类似的方式各种各样 地构造芯层IOO和其他堆叠层，因此省略其详细描述。 (第二实施例的效果)
接下来，将参考图3描述在第二实施例中如何实现增加最外配 线层内的配线密度和提高可靠性。在最外配线层15中，没有形成阻 焊层的开口周缘与连接焊盘的重叠部分。因此，可以避免因重叠部分 而引起的有关配线设计方面的尺寸限制。按照与第一实施例类似的方 式，在配线宽度接近最小允许设计值的狭窄部分中，配线布置在相邻 外部连接端子之间的中间位置。x&m]表示凸点间距，y[^m]表示阻 焊层的开口直径，并且设置了两个配线。根据由两个配线和三个绝缘 部分组成的间隔结构，通过P2: (x-y) /5得到配线宽度P2[pm〗。 在实际制造例子中，当凸点间距x为185^m，阻焊层的开口直径y为90pm时，得出P2二 19pm。如图2C所示，在连接焊盘设置在最 外配线层上的现有技术的情况下，得出P0二15nm。因此，第二实施 例的配线可以有4nm的余量。此外，可以抑制因配线宽度不足而引 起的传导故障和绝缘部分的绝缘故障。根据高密度安装半导体器件的 要求，配线被设置成具有窄的宽度，在该宽度下，配线的传导电阻和 绝缘层的绝缘电阻接近其相应的允许设计值，即使在此情况下，也可 以在不降低可靠性的情况下实现最外层配线的高密度布置。 (第二实施例的修改形式)
图7是与图3相对应的基板的最外层附近的剖视图，示出了还 未布置外部连接端子的状态。在例如焊料凸点等外部连接端子与半导 体芯片或半导体器件的连接端子连接的状态下，不必形成从配线基板 的表面突出来的外部连接端子。因此，如图7所示，可以使用具有空 间31的配线基板60，其中外部连接端子插入该空间中。 (第二实施例的应用实例1)
图8示出了第二实施例的半导体封装件结构的实施例。如图8 所示，半导体芯片通过焊料凸点安装在本发明的配线基板上。半导体 封装件结构包括半导体芯片200、半导体芯片200的连接端子201、 例如焊料凸点等外部连接端子202、填充树脂203以及配线基板61。 如果在将半导体芯片200安装到配线基板上之前可以把例如焊料凸 点等外部连接端子连接在半导体芯片的配线基板连接表面上，那么可 以使用图7的配线基板。
(第二实施例的应用实例2)
图9示出了半导体封装件结构的实施例，其中半导体器件410 通过焊料凸点安装在本发明的配线基板上。半导体器件410包括半 导体芯片300、中间基板301以及用于使半导体芯片300与中间基板 301连接的连接凸点302和连接端子303。半导体器件410通过例如 焊料凸点等外部连接端子304安装在配线基板420上。如果在将半导 体器件410安装在配线基板420上之前可以把例如焊料凸点等外部连 接端子连接在半导体器件410的配线基板连接表面上，那么可以使用 图7的配线基板60。(第三实施例)
本发明的第三实施例涉及制造第一实施例和第二实施例的配线 基板的方法。根据这种制造方法，在图1D所示的六层配线基板(其
中在芯层的每一侧都堆叠三层)中，布置有穿过最外配线层15的外 部连接端子。
将参考图IOA至图IOI详细描述这种方法。配线基板的堆叠步 骤始于在用作芯层的铜包层压基板的表面铜箔上形成(图案化)配线， 以对连接焊盘进行表面处理结束。
图IOA是示出形成芯层配线的状态的视图。首先进行在用作芯 层的铜包层压基板的表面铜箔上形成(图案化)配线的步骤。然后， 对导通孔进行电镀，以便在芯层导体的两面形成配线层。例如，可以 通过已知的配线基板形成步骤(减成步骤)来进行形成配线层11的
步骤。配线基板形成步骤是一系列步骤，包括钻导通孔；洗涤导通 孔的内壁；对导通孔的内部进行电镀；进行无电镀铜；施加图案抗蚀 层；对图案抗蚀层进行曝光、显影和固化；进行电解镀铜；去除图案 抗蚀层；以及蚀刻。
图IOB至图IOF是在芯层IOO上形成第二配线层的步骤的视图。 图10B示出了在第一绝缘层12内形成导通孔23的状态。第一 绝缘层12布置在芯层IOO上，在该芯层上已经形成了图IOA的配线。 此后，为了使芯层100的配线层11与处于下一更高层的配线层电连 接，通过使用二氧化碳等的激光处理方法形成导通孔23。可以使用 例如环氧树脂或聚酰亚胺树脂等树脂作为第一绝缘层12的材料。在
激光处理时，处理过的抗蚀树脂的残留物(未示出)粘附在处理过的 空间的侧壁和底部的表面上，从而导致发生例如连接故障等问题的可 能性，因此可以使用强碱性溶液去除残留物(去污)。接下来，形成 处于芯层100的下一更高层的配线层。
图10C示出了将用作种晶层的无电镀铜层24施加在开通有导通 孔23的第一绝缘层12的整个表面上的状态。
图10D示出了用于形成第二配线层的图案抗蚀层22被形成并图 案化的状态。接下来，施加电解镀铜。
13图IOE示出了芯层上的第二配线层13形成的状态。通过电解镀 铜在与图10D所示的图案抗蚀层22的图案相对应的部分形成配线 层。此后，将无电镀铜部分用作种晶层，并且去除图案抗蚀层以形成 第二配线层13。
图IOF示出了形成最外配线层15的状态。为了在芯层上的第二 配线层13之上再形成配线层，与形成芯层上的第二配线层13的情况 类似，堆叠第二绝缘层14，施加无电镀铜层，形成图案抗蚀层(未 示出)，然后施加电解镀铜，从而形成芯层上的第三配线层15。在 形成该配线层的步骤中，布置空间30a，其中该空间形成为沿着从连 接焊盘朝向配线基板的表面的方向穿过最外配线层，并且外部连接端 子将要插入该空间中。在第三实施例中，芯层上的第三配线层15相 当于最外配线层。
图10G示出了在配线基板表面内形成阻焊层的状态。在最外配 线层15的表面上进行施加、曝光、显影和固化阻焊层7的步骤，从 而形成阻焊层的外形。同时，形成穿过最外层102的开口 30b。此时， 必须使布置在配线层(在本实施例中相当于芯层上的第二配线层)13 上的连接焊盘3的开口 30a与阻焊层7中的开口 30b的位置适当对准。
图10H示出了在连接焊盘上进行表面处理的状态。通过无电镀 法，在布置于最外配线层15上的连接焊盘2的表面上，或者在布置 于最外配线层15内侧的配线层上的连接焊盘3的表面上施加镍镀层 28和金镀层29。
图101示出了在配线基板上形成外部连接端子的状态。通过使 用诸如焊料等材料，在连接焊盘3上形成穿过最外层102的外部连接 端子5，在连接焊盘2上形成最外配线层15上的外部连接端子4，从 而完成了制造本发明配线基板的方法。
第三实施例示出了外部连接端子，这些外部连接端子形成为将 要与连接焊盘连接，这些连接焊盘布置在芯层上的第二配线层上。根
据需要，连接焊盘可以布置在位于更内侧的配线层上，并且可以在这 些连接焊盘上形成外部连接端子。
作为第三实施例的后续步骤，可以在配线基板上安装半导体芯
14片或半导体器件。
(第三实施例的效果) 上述配线基板形成步骤可以提高制造具有最小尺寸的电子元件 的方法的功能和可靠性，其中最小尺寸通过基于高密度配线的表面安 装设计获得。此外，上述配线基板形成步骤可以提高配线基板的产量。 (第三实施例的修改形式1) 下面将描述与图4相对应的配线基板的制造方法的修改形式1。 在例如焊料凸点等外部连接端子与半导体芯片或半导体器件的连接
端子连接的情况下，可以在没有外部连接端子连接步骤的情况下形成 配线基板。配线基板可以制造成具有空间30，其中外部连接端子将
要插入空间30中。因此，可以简化配线基板的形成步骤，并且提高
配线基板的可靠性。在后续步骤中，可以在配线基板上安装半导体芯 片或半导体器件。在回流步骤中，半导体芯片或半导体器件通过例如 焊料凸点等外部连接端子与配线基板电连接并机械连接。此后，用树 脂填充半导体芯片或半导体器件与配线基板之间的空间，从而完成安 装。
(第三实施例的修改形式2) 下面将描述与图7相对应的配线基板的制造方法的修改形式2。 在例如焊料凸点等外部连接端子与半导体芯片或半导体器件的连接
端子连接的情况下，可以在没有外部连接端子连接步骤的情况下制成 配线基板。配线基板可以制造成具有空间31，其中外部连接端子将 要插入该空间31中。因此，可以简化配线基板的形成步骤，并且提 高配线基板的可靠性。在后续步骤中，可以在配线基板上安装半导体
芯片或半导体器件。在回流步骤中，半导体芯片或半导体器件通过例 如焊料凸点等外部连接端子与配线基板电连接并机械连接。此后，用
树脂填充半导体芯片或半导体器件与配线基板之间的空间，从而完成 安装。
(第三实施例的修改形式3) 下面将描述如下配线基板的制造方法的修改形式3:其中，同时 对配线基板表面内的阻焊层和位于阻焊层下面的绝缘层进行打孔。参考图4或图7，对阻焊层7和位于阻焊层7下面的绝缘层进行 打孔，以形成将要插入外部连接端子的空间30或空间31。在进行打 孔以形成空间的过程中，可以使用电或机械方法。例如，可以通过使 用二氧化碳、钇铝石榴石(YAG)或激发物的激光器来同时对阻焊 层7和绝缘层这两层进行打孔。根据这种打孔方法，可以获得以下效 果例如，因放宽设计规则而提高生产率和提高形成阻焊层7的步骤 的生产率。设计标准的放宽是因为阻焊层7相对于绝缘层定位的精确 度而得到的。
虽然已经详细地描述了本发明的示例性实施例，但是本发明不 限于上述实施例，并且在不脱离本发明的范围和精神的情况下，可以 对上述实施例应用各种修改形式和替换形式。
权利要求
1.一种配线基板，包括多个配线层；多个绝缘层，其与所述配线层交替地堆叠，并且所述配线层通过形成在所述绝缘层中的导通孔相互电连接；连接焊盘，其布置在所述配线层中的位于最外配线层内侧的至少一个配线层上；以及外部连接端子，其布置在所述连接焊盘上，并且从所述配线基板的表面突出来，其中，所述外部连接端子穿过所述最外配线层。
2. —种配线基板，包括 多个配线层，多个绝缘层，其与所述配线层交替地堆叠，并且所述配线层通 过形成在所述绝缘层中的导通孔相互电连接；连接焊盘，其布置在所述配线层中的位于最外配线层内侧的至少一个配线层上；以及空间，其形成为沿着从所述连接焊盘朝向所述配线基板的表面 的方向穿过所述最外配线层，其中，所述空间形成为用于插入外部连接端子，所述外部连接 端子用于连接安装在所述配线基板上的半导体芯片或半导体器件。
3. —种半导体封装件，其中，在根据权利要求1所述的配线基板上利用所述外部连接端子安 装有半导体芯片或半导体器件。
4. 一种半导体封装件，其中，半导体芯片或半导体器件安装在根据权利要求2所述的配线基板上，所述半导体芯片或半导体器件具有所述外部连接端子，并且 所述外部连接端子与所述连接焊盘连接。
5. —种制造配线基板的方法，在所述配线基板中，多个配线层 与多个绝缘层交替地堆叠，并且所述配线层通过形成在所述绝缘层中 的导通孔相互电连接，所述方法包括形成外部连接端子，所述外部连接端子用于连接安装在所述配 线基板上的半导体芯片或半导体器件；将所述外部连接端子与如下连接焊盘连接，所述连接焊盘布置 在所述配线层中的位于最外配线层内侧的至少一个配线层上；以及使所述外部连接端子穿过所述最外配线层。
6. —种制造配线基板的方法，在所述配线基板中，多个配线层 与多个绝缘层交替地堆叠，并且所述配线层通过形成在所述绝缘层中 的导通孔相互电连接，所述方法包括形成最外配线层，所述最外配线层包括阻焊层和位于所述阻焊 层下面的绝缘层；形成连接焊盘，所述连接焊盘布置在所述配线层中的位于所述 最外配线层内侧的至少一个配线层上；以及形成空间，使得所述空间沿着从所述连接焊盘朝向所述配线基 板的表面的方向穿过所述最外配线层，其中，所述空间形成为用于插入外部连接端子，所述外部连接 端子用于连接安装在所述配线基板上的半导体芯片或半导体器件。
7. 根据权利要求6所述的制造配线基板的方法，其中， 通过对所述阻焊层和所述绝缘层同时进行打孔来形成所述空间。
8. 根据权利要求7所述的制造配线基板的方法，其中， 通过使用激光器形成所述空间。
全文摘要
本发明公开一种配线基板、配线基板的制造方法以及半导体封装件。在所述配线基板中，多个配线层与多个绝缘层交替堆叠。所述配线层通过形成在所述绝缘层中的导通孔相互电连接。所述配线基板包括连接焊盘，其布置在所述配线层中的位于最外配线层内侧的至少一个配线层上；以及外部连接端子，其布置在所述连接焊盘上并且从所述配线基板的表面突出来。所述外部连接端子穿过所述最外配线层。
文档编号H01L23/498GK101582406SQ20091014044
公开日2009年11月18日 申请日期2009年5月15日 优先权日2008年5月15日
发明者佐藤雅子, 依田稔久, 松元俊一郎 申请人:新光电气工业株式会社