专利名称：半导体封装打线工艺中的加热治具及其方法
半导体封装打线工艺中的加热治具及其方法
技术领域：
本发明是有关于一种半导体封装打线工艺中的加热治具及其方法，特别是有关 于一种在打线接合程序期间用来临时性承载及主动加热/冷却半导体封装打线工艺中的 加热治具及其方法。
背景技术：
半导体封装程序是用来提供一封装构造保护一半导体芯片，使半导体芯片在通 电运作时能避免发生外力撞击、灰尘污染、受潮或氧化等问题，以便利用封装构造提升 半导体芯片的使用可靠度及延长其使用寿命。在现有的半导体封装制造过程中，通常先 取得半导体晶圆并对其进行晶圆测试，通过测试后的半导体晶圆接着会被切割成数个半 导体芯片，而各半导体芯片随后将被黏固在导线架(Ieadframe)或基板(substrate)上，以 进行打线接合(wirebonding)程序。最后，再利用封胶材料包覆半导体芯片、导线以及导 线架或基板的部份表面，如此即可大致完成半导体封装构造的半成品。请参照图1所示，其揭示一种现有导线架及其加热治具，其中一导线架11通常 包括数个引脚111、一芯片承座112及数个支撑肋条(未绘示)，其中所述支撑肋条类似 于所述引脚111的形状并用于连接支撑芯片承座112。所述导线架11整体主要由铜或铜 合金等导电材料制成。每一所述引脚111具有一内引脚部Illa及一外引脚部111b，所述 内引脚部Illa在其预定打线位置可能预先镀有镍、金、银、钯或其合金的薄层。所述芯 片承座112用以承载一半导体芯片13，其中所述半导体芯片13的有源表面朝上并具有数 个焊垫131。再者，所述导线架的加热治具是一加热块12，其上表面用以承载所述引脚 111的内引脚部111a，且所述加热块12的上表面具有一凹陷部121，所述凹陷部121用 以承载所述芯片承座112。利用所述加热块12本身内部的加热线圈或是外部附加的加热 器，所述加热块12可以提供高温，以加热所述内引脚部111a。请参照图1所示，在打线接合程序期间，首先提供热能至所述加热块12。接 着，将所述导线架11放置到所述加热块12上，其中所述导线架11的芯片承座112上具 有所述半导体芯片13。此时，利用所述加热块12加热所述导线架11的内引脚部111a。 接着，利用数条导线14 (如金线或铜线)电性连接所述半导体芯片13的焊垫131及对应的 所述内引脚部111a，其中所述加热块12提供的高温即可增加所述内引脚部Illa的温度， 从而提高焊接所述导线14时的共晶效果，使所述导线14容易接合到所述内引脚部Illa 上。在完成打线后，将所述导线架11移离所述加热块12，并对所述导线架11进行封胶 程序，以完成半导体封装构造的半成品。然而，所述导线架的加热治具设计具有下述缺点由于所述加热块12是一体成 型制造的，因此在加热所述内引脚部Illa的同时，也增加了所述芯片承座112的温度， 并连带加热了所述半导体芯片13的焊垫131。以目前的晶圆制造技术而言，所述焊垫131 通常为铝垫，其材质硬度原本就明显低于所述导线14的材质(如金或铜)硬度，而所述 加热块12的高温却又连带造成所述焊垫131的材质硬度因受热而调降至一硬度更软的状态。结果，在所述导线14接合至所述焊垫131时，所述导线14的较高硬度可能产生过 大的冲击作用力予所述焊垫131过软的表面，造成所述焊垫131的损坏，并可能影响所述 导线14与焊垫131之间的结合可靠度及结合良品率(yield)。再者，所述内引脚部Illa 本身的材质(铜或铜合金)硬度或其上的薄层材质(镍、金、银、钯或其合金)硬度通常 大于所述焊垫131的材质(铝)硬度，而两者的材质在加热后的硬度差异又被扩大。结 果，由于所述导线14必需要依序焊接在不同硬度的表面上，因此打线机台的焊针(未绘 示)必需适当以电脑控制成通过不同力道强度来所述导线14焊接于所述内引脚部Illa或 所述焊垫131的表面上，如此也提高了焊针打线作业的参数控制难度，并可能影响所述 导线14的打线质量。另外，若所述芯片承座112底面的温度超高，则可能会发生表面氧 化现象，并形成一氧化层。此氧化层将导致封胶后的封胶材料与所述芯片承座112底面 之间出现脱层缺陷，因而影响后续封胶的良品率。另一方面，请参照图 2所示，其揭示一种现有基板及其加热治具，其中一基板 11’通常包括数个手指区111’及一芯片承载区112’。所述基板11，整体主要是一电 路板构造。每一所述手指区111’具有数个焊垫111a’做为其预定打线位置，所述焊垫 111a’的表面材质为铜或铜合金，且可能预先镀有镍、金、银、钯或其合金的薄层。所 述芯片承载区112’用以承载一半导体芯片13，其中所述半导体芯片13的有源表面朝上 并具有数个焊垫131。再者，所述基板的加热治具是一加热块12，其上表面用以承载所 述手指区111’及芯片承载区112’。利用所述加热块12本身内部的加热线圈或是外部 附加的加热器，所述加热块12可以提供高温，以加热所述手指区111’的焊垫111a’及 所述芯片承载区112’上的半导体芯片13的焊垫131。然而，所述基板的加热治具的加 热块12的一体成型设计同样容易过度加热所述半导体芯片13的焊垫131使其过度软化， 因而在打线时造成所述焊垫131的损坏等缺点。故，有必要提供一种半导体封装打线工艺中的加热治具改良设计及其加热方 法，以解决现有技术所存在的问题。
发明内容本发明的主要目的在于提供一种半导体封装打线工艺中的加热治具及其方法， 其中加热块搭配有主动致冷元件，加热块可加热封装载体的第一区域，而主动致冷元件 的致冷面可主动降低封装载体的第二区域的温度至相对低于第一区域的温度，因此能使 第二区域上的芯片的焊垫硬度保持在适当的预定硬度值，故有利于提高导线与焊垫之间 的结合可靠度及结合良品率，并相对降低焊针打线作业的参数控制难度及简化打线作 业。本发明的次要目的在于提供一种半导体封装打线工艺中的加热治具及其方法， 其中主动致冷元件的致冷面可受电脑控制来主动降低封装载体的第二区域的温度，以精 确控制第一及第二区域的温度差，因此能精准保持第二区域的芯片的焊垫硬度在预定硬 度值，故有利于提高导线与焊垫之间的接合质量及产品之间的接合一致性。为达成本发明的前述目的，本发明提供一种半导体封装打线工艺中的加热治 具，其特征在于所述加热治具包含一加热块，用以承载一封装载体的一第一区域， 以加热所述第一区域至一第一温度；以及，一主动致冷元件，具有一致热面及一致冷面，所述致热面结合于所述加热块上，所述致冷面用以承载所述封装载体的一第二区域，并主动降低所述第二区域至一第二温度，所述第二温度相对低于所述第一温度。在本发明的一实施例中，所述封装载体是一导线架，所述第一区域为所述导线 架的数个内引脚部，及所述第二区域为所述导线架的一芯片承座，所述芯片承座承载至 少一半导体芯片。在本发明的一实施例中，所述封装载体是一基板，所述第一区域为所述基板的 一手指区，及所述第二区域为所述基板的一芯片承载区，所述芯片承载区承载至少一半 导体芯片。在本发明的一实施例中，所述主动致冷元件为热电致冷芯片(thermoelectric cooling chip)。在本发明的一实施例中，所述加热块本身内部埋设至少一加热线圈，以提供热 能至所述加热块。在本发明的一实施例中，所述加热块的外部附加有至少一加热器，以提供热能 至所述加热块。在本发明的一实施例中，所述加热块具有一凹陷部，所述主动致冷元件设置于 所述凹陷部内，且所述致热面结合于所述凹陷部的内底面。在本发明的一实施例中，所述主动致冷元件的致冷面的表面高度低于所述加热 块的上表面的高度。在本发明的一实施例中，所述主动致冷元件的致冷面的表面高度等于所述加热 块的上表面的高度。在本发明的一实施例中，所述主动致冷元件的外缘与所述凹陷部的内缘之间具
有一间隙。再者，本发明提供另一种半导体封装打线工艺中的加热方法，其特征在于所 述加热方法包含提供一加热治具，所述加热治具包含一加热块及一主动致冷元件，所 述主动致冷元件具有一致热面及一致冷面，所述致热面结合于所述加热块上；利用所述 加热块承载一封装载体的一第一区域，以加热所述第一区域至一第一温度，同时利用所 述主动致冷元件的致冷面承载所述封装载体的一第二区域，并主动降低所述第二区域至 一第二温度，使所述第二温度相对低于所述第一温度；以及，利用一导线电性连接所述 第二区域上的一半导体芯片的一焊垫至所述第一区域的一打线位置。在本发明的一实施例中，所述半导体芯片的焊垫的表面材质硬度低于所述导线 的材质硬度。在本发明的一实施例中，所述半导体芯片的焊垫为铝垫。所述导线为金线或铜 线。
图1是一现有导线架及其加热治具的示意图。图2是一现有基板及其加热治具的示意图。图3是本发明第一实施例半导体封装打线工艺中的加热治具的剖视图。图4是本发明第一实施例半导体封装打线工艺中的加热治具的使用示意图。
图5是本发明第一实施例半导体封装载体完成封装程序后的示意图。图6是本发明第二实施例半导体封装打线工艺中的加热治具的剖视图。图7是本发明第二实施例半导体封装打线工艺中的加热治具的使用示意图。图8是本发明第二实施例半导体封装载体完成封装程序后的示意图。
具体实施方式为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例 ， 并配合附图，作详细说明如下本发明提供的半导体封装打线工艺中的加热治具及其方法主要在打线接合程序 期间用来临时性承载及主动加热/冷却导线架(Ieadframe)或基板(substrate)等封装载 体，以提高打线接合的质量。请参照图3及4所示，本发明第一实施例的半导体封装打线工艺中的加热治具2 主要包含一加热块21及一主动致冷元件22。所述加热块21是一金属块，其材质可为 铜、铁、铝、镍或其合金(如不锈钢)。所述加热块21的形状可以为板片状或块状。在 本实施例中，所述加热块21可在本身内部埋设至少一加热线圈(未绘示)，以提供热能 至所述加热块21。或者，所述加热块21亦可在其外部附加有至少一加热器(未绘示)， 以提供热能至所述加热块21。所述加热块21具有一凹陷部211，所述主动致冷元件22 设置于所述凹陷部211内。在本发明中，所述主动致冷元件22优选为一热电致冷芯片 (thermoelectric cooling chip)，其具有一致热面221及一致冷面222，且在所述致热面221 及致冷面222之间串联排列有数个N型及P型碲化铋半导体元件，其在通入直流电后会 产生帕尔帖效应(Peltier effect)，也就是在所述致热面221 (P型元件通过N型元件的位置 处)产生放热(致热)现象，同时在所述致冷面222 (N型元件通过P型元件的位置处)产 生吸热(致冷)现象，因此所述致热面221及致冷面222之间会产生一温度差，所述温度 差可通过电脑来调控电流而加以精确控制差值大小。请参照图3及4所示，在本发明第一实施例的配置中，所述加热块21利用内部 埋设或外部附加的加热线圈或加热器(未绘示)来提供主要热能，以提高所述加热块21 的温度。同时，所述主动致冷元件22的致热面221结合于所述加热块21的凹陷部211的 内底面，因此所述致热面221亦可以提供次要热能，来辅助加热所述加热块21。除了所 述凹陷部211的区域外，所述加热块21其他区域的上表面可用以承载一封装载体3的一 第一区域，以加热所述第一区域至一第一温度，同时所述主动致冷元件22的致冷面222 则用以承载所述封装载体3的一第二区域，并主动降低所述第二区域至一第二温度，以 控制所述第二温度相对低于所述第一温度。在本实施例中，所述封装载体3为导线架或 导线架条(leadfmme strip)，其中所述导线架条指的是具有数个导线架单元的金属条。所 述封装载体3以导线架为例通常包含有数个引脚31、一芯片承座32及数个支撑肋条(未 绘示)，其中所述支撑肋条类似于所述引脚31的形状并用于连接支撑芯片承座32。所述 封装载体3整体主要由铜或铜合金等导电金属材料制成。每一所述引脚31并具有一内引 脚部311及一外引脚部312，其中所述第一区域即为所述内引脚部311，所述内引脚部311 在其预定打线位置的表面可能预先镀有镍、金、银、钯或其合金的薄层。再者，所述芯 片承座32为所述封装载体3的一第二区域，所述芯片承座32用以承载至少一半导体芯片4。请再参照 图4所示，在本发明第一实施例中，依封装产品设计需求，所述封装 载体3(导线架)的芯片承座32的高度可能低于或等于所述内引脚部311的高度。依所述 封装载体3的高度设计，所述主动致冷元件22的致冷面222的表面高度则可对应设计成 低于或等于所述加热块21的上表面的高度。再者，所述主动致冷元件22的外缘与所述凹 陷部211的内缘之间优选保持有一适当间隙，以避免所述加热块21的上表面的高温与所 述致冷面222的表面的相对低温相互干扰，以免影响两者之间的温度差设定。另外，所 述半导体芯片4的一背面利用黏着剂黏固于所述封装载体3 (导线架)的芯片承座32上， 同时所述半导体芯片4的一有源表面朝上并具有数个焊垫41，其中所述焊垫41通常为铝 垫。请再参照图4所示，在本发明第一实施例的半导体封装打线工艺中的加热治具2 用以进行打线接合程序时，首先利用内部埋设的加热线圈(未绘示)或外部附加的加热器 (未绘示)提供热能至所述加热块21，及将电流通入所述主动致冷元件22。接着，将所 述封装载体3 (导线架)放置到所述加热块21上，其中所述封装载体3的芯片承座32上 具有所述半导体芯片4。此时，利用所述加热块21的上表面加热所述封装载体3的内引 脚部311 (即第一区域)至第一温度，以及同时利用所述主动致冷元件22的致冷面222主 动降低所述封装载体3的芯片承座32 (即第二区域)至第二温度，如此可控制所述第二温 度相对低于所述第一温度。在本实施例中，所述第一温度优选控制介于180至220°C之 间，例如200°C;以及所述第二温度优选控制介于130至170°C之间，例如150°C，但实 际应用时的温度及温度差可依打线位置(所述内引脚部311及焊垫41)的材质来调整，故 并不限于此。接着，请再参照图4所示，本发明可利用数条导线5电性连接所述半导体芯片4 的焊垫41及对应的所述封装载体3的内引脚部311 (即第一区域的打线位置)，其中所述 导线5优选为金线或铜线。此时，所述主动致冷元件22的致冷面222通过所述芯片承座 32 (即第二区域)间接主动降低所述半导体芯片4的焊垫41至第二温度。由于第二温度 低于第一温度，因此所述半导体芯片4的焊垫41的表面材质(铝)硬度相对仅具有较小的 软化程度，而所述封装载体3的内引脚部311的表面或薄层材质(铜、镍、金、银、钯或 其合金)硬度相对具有较大的软化程度。如此，即可确保所述半导体芯片4的焊垫41的 表面材质(铝)硬度不会过度软化。也就是，在所述导线5接合至所述焊垫41时，本发 明即可减少所述导线5的较高材质硬度产生的冲击作用力损坏所述焊垫41表面的机率， 因而相对提高所述导线5与焊垫41之间的结合可靠度及结合良品率。同时，亦可增加所 述内引脚部311的温度，以提高焊接时的共晶效果，使所述导线5容易接合到所述内引脚 部311上。再者，本发明更可通过控制所述第一及第二温度的温度差来造成不同的材质 有适当的不同软化程度，因而可以抵销不同材质本身硬度上的差异，以维持所述半导体 芯片4的焊垫41的表面材质(铝)硬度在可接受的硬度范围内。如此，打线机台的焊针 (未绘示)可通过相同或近似的力道强度来将所述导线5焊接于所述内引脚部311或所述 焊垫41的表面上，如此有利于降低焊针打线作业的参数控制难度及简化打线作业。最后，请参照图5所示，在完成打线后，将所述封装载体3 (导线架)移离所述 加热治具2，并利用一封胶材料6对所述封装载体3进行封胶程序，如此即可完成一半导体封装构造的半成品。值得注意的是，由于在上述打线期间所述主动致冷元件22的致冷 面222可确保所述芯片承座32底面的温度不致超高，因此可避免所述芯片承座32底面发 生表面氧化现象，故不会导致封胶时的封胶材料6与所述芯片承座32底面之间出现脱层 缺陷，进而有利于确保封胶程序的良品率。请参照图6、7及8所示，本发明第二实施例的半导体封装打线工艺中的加热治 具相似于本发明第一实施例，并大致沿用相同图号，但第二实施例的差异特征在于所 述第二实施例的加热治具2是用来加热一封装载体3’，所述封装载体3’是一基板。所 述加热治具2的加热块21用以承载所述封装载体3’的一第一区域，以加热所述第一区域 至一第一温度，其中所述第一区域为所述基板的一手指区31’。再者，所述主动致冷元 件22的致热面221结合于所述加热块21的凹陷部211的内底面上，而所述致冷面222用 以承载所述封装载体3’的一第二区域，并主动降低所述第二区域至一第二温度，其中所 述第二温度相对低于所述第一温度，而所述第二区域为所述基板的一芯片承载区32’， 所述芯片承载区32’承载所述半导体芯片4。再者，所述主动致冷元件22的致冷面222 的表面高度优选等于所述加热块21的上表面的高度，而所述主动致冷元件22的外缘与所 述凹陷部211的内缘之间优选具有一间隙。
请再参照图7及8所示，在本发明第二实施例的半导体封装打线工艺中的加热治 具2用以进行打线接合程序时，所述加热块21的上表面同样可加热所述封装载体3’(基 板)的手指区31’ (即第一区域)的数个焊垫311’至第一温度，以及同时可利用所述 主动致冷元件22的致冷面222主动降低所述封装载体3’的芯片承载区32’ (即第二区 域)至第二温度，如此可控制所述第二温度相对低于所述第一温度。。接着，在利用数 条导线5电性连接所述半导体芯片4的焊垫41及对应的所述封装载体3’的焊垫311’ 时，所述主动致冷元件22的致冷面222通过所述芯片承载区32’ (即第二区域)间接主 动降低所述半导体芯片4的焊垫41至第二温度。因此，可以确保所述半导体芯片4的焊 垫41的表面材质(铝)硬度不会过度软化，故本发明即可减少所述导线5损坏所述焊垫 41表面的机率，因而相对提高所述导线5与焊垫41之间的结合可靠度及结合良品率。再 者，本发明亦可通过控制所述第一及第二温度的温度差来造成不同的材质有适当的不同 软化程度，使得所述半导体芯片4的焊垫41的表面材质(铝)硬度能在打线接合期间维 持在近似于所述第一区域的(即手指区31’的焊垫311’打线位置)的表面材质硬度。 如此，打线机台的焊针(未绘示)可通过相同或近似的力道强度来将所述导线5焊接于所 述焊垫311’或所述焊垫41的表面上，如此有利于降低焊针打线作业的参数控制难度及 简化打线作业。最后，请参照图8所示，在完成打线后，将所述封装载体3’(基板)移 离所述加热治具2，并利用一封胶材料6对所述封装载体3’进行封胶程序，而所述封装 载体3’的底表面也可结合数个焊球33’，如此即可完成一半导体封装构造的半成品。如上所述，相较于图1及2的现有加热治具的加热块12的一体成型设计容易过 度加热所述半导体芯片13的焊垫131使其过度软化，因而在打线时造成所述焊垫131的 损坏等缺点，图3至8的本发明通过在所述加热块21搭配使用所述主动致冷元件22，所 述加热块21可加热所述封装载体3、3’的第一区域，而所述主动致冷元件22的致冷面 222可主动降低所述封装载体3、3’的第二区域的温度至相对低于第一区域的温度，因 此能使第二区域上的芯片4的焊垫41硬度保持在适当的预定硬度值，故有利于提高所述导线5与焊垫41之间的结合可靠度及结合良品率，并相对降低焊针打线作业的参数控制 难度及简化打线作业。再者，由于所述主动致冷元件22的致冷面222可受电脑控制来主 动降低所述封装载体3、3’的第二区域的温度，以精确控制第一及第二区域的温度差， 因此能精准保持第二区域的芯片4的焊垫41硬度在预定硬度值，故有利于提高所述导线 5与焊垫41之间的接合质量及产品之间的接合一致性。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范 例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求 书的精神及范围的修改及均等设置均包括于本发明的范围内。
权利要求
1.一种半导体封装打线工艺中的加热治具，其特征在于所述加热治具包含一加热块，用以承载一封装载体的一第一区域，以加热所述第一区域至一第一温 度；及一主动致冷元件，具有一致热面及一致冷面，所述致热面结合于所述加热块上， 所述致冷面用以承载所述封装载体的一第二区域，并主动降低所述第二区域至一第二温 度，所述第二温度相对低于所述第一温度。
2.如权利要求1所述的半导体封装打线工艺中的加热治具，其特征在于所述封装 载体是一导线架，所述第一区域为所述导线架的数个内引脚部，及所述第二区域为所述 导线架的一芯片承座，所述芯片承座承载至少一半导体芯片。
3.如权利要求1所述的半导体封装打线工艺中的加热治具，其特征在于所述封装 载体是一基板，所述第一区域为所述基板的一手指区，及所述第二区域为所述基板的一 芯片承载区，所述芯片承载区承载至少一半导体芯片。
4.如权利要求1所述的半导体封装打线工艺中的加热治具，其特征在于所述主动 致冷元件为热电致冷芯片。
5.如权利要求1所述的半导体封装打线工艺中的加热治具，其特征在于所述加热 块具有一凹陷部，所述主动致冷元件设置于所述凹陷部内，且所述致热面结合于所述凹 陷部的内底面。
6.如权利要求5所述的半导体封装打线工艺中的加热治具，其特征在于所述主动 致冷元件的致冷面的表面高度低于或等于所述加热块的上表面的高度。
7.如权利要求5所述的半导体封装打线工艺中的加热治具，其特征在于所述主动致冷元件的外缘与所述凹陷部的内缘之间具有一间隙。
8.—种半导体封装打线工艺中的加热方法，其特征在于所述加热方法包含提供一加热治具，所述加热治具包含一加热块及一主动致冷元件，所述主动致冷元 件具有一致热面及一致冷面，所述致热面结合于所述加热块上；利用所述加热块承载一 封装载体的一第一区域，以加热所述第一区域至一第一温度，同时利用所述主动致冷元 件的致冷面承载所述封装载体的一第二区域，并主动降低所述第二区域至一第二温度， 使所述第二温度相对低于所述第一温度；及利用一导线电性连接所述第二区域上的一半导体芯片的一焊垫至所述第一区域的一 打线位置。
9.如权利要求8所述的半导体封装打线工艺中的加热方法，其特征在于所述半导 体芯片的焊垫的表面材质硬度低于所述导线的材质硬度。
10.如权利要求9所述的半导体封装打线工艺中的加热方法，其特征在于所述半导 体芯片的焊垫为铝垫；及所述导线为金线或铜线。
全文摘要
本发明公开一种半导体封装打线工艺中的加热治具及其方法，其中加热治具的加热块搭配有主动致冷元件，加热块可加热封装载体的第一区域，而主动致冷元件的致冷面可主动降低封装载体的第二区域的温度至相对低于第一区域的温度，因此能使第二区域上的芯片的焊垫硬度保持在适当的预定硬度值，故有利于提高导线与焊垫之间的结合可靠度及结合良品率。
文档编号H01L21/00GK102013386SQ20091019512
公开日2011年4月13日 申请日期2009年9月4日 优先权日2009年9月4日
发明者吕岱烈, 王德峻 申请人:日月光封装测试(上海)有限公司