专利名称：制造隧穿晶体管的方法和包括隧穿晶体管的ic的制作方法
技术领域：
本发明涉及一种制造隧穿晶体管的方法。本发明还涉及一种包括根据这种方法制造的隧穿晶体管的集成电路(IC)。
背景技术：
诸如互补金属氧化物半导体(CM0Q场效应晶体管(FET)之类的半导体器件尺寸缩小到亚微米域及以下，例如缩小到亚IOOnm域并非毫无问题。这些问题之一是与MOSFET 的尺寸缩小一同发生诸如短沟道效应、较弱的电流驱动和泄漏电流之类的器件特性不希望的增加，这限制了可以使用这些器件的应用领域。例如，较高的泄漏电流阻止了在低功率应用中使用这种小晶体管，除非在晶体管设计时包括附加的措施来减小这些不希望的效应， 这增加了 IC制造工艺的复杂性和成本。为此原因，已经研究了其他器件结构以确定这些结构是否更加适合于处理亚微米域的器件要求。这些结构包括多栅器件、环栅纳米线以及隧穿和碰撞电离晶体管。尤其是隧穿晶体管表现出是这些应用领域的合适侯选，因为它们不会受到短沟道效应，并且具有非常低的截止态电流。此外，由于在截止态下隧穿晶体管的主要载流子输运包括通过势垒的隧穿机制而不是在势垒之上的热电子发射，因此可以实现从截止态到导通态的非常陡峭的跃迁。已经报道了小于lOmV/decade的亚阈斜率值，与利用体材料晶体管可以实现的最佳值(约是eOmV/decade)相比，这是相当可观的改进。此外，由于隧穿晶体管的导通电流只是较弱地依赖于栅极长度，隧穿晶体管远比MOSFET对于光刻变化不敏感。在EP1901354A1 中公开了一种隧穿FET的示例。诸如隧穿FET之类的隧穿晶体管的缺点之一在于它们的电流驱动能力小于诸如 MOSFET之类的传统晶体管。然而，近来已经证明了使用除了硅之外的半导体材料(例如锗 (Ge)或硅锗(SiGe))可以显著地改善隧穿晶体管的性能，因为当使用这些低带隙材料时可以显著地减小隧穿势垒的厚度。这使得这些隧穿晶体管成为低功率应用领域的引人注意的候选，因为与所述器件截止态下低泄漏电流相结合可以实现良好的驱动电流。图1示出了已知隧穿FET的另一个示例。衬底10包括用ρ型杂质重掺杂的源极区14 (即ρ+区)和用η型杂质重掺杂的漏极区16 (即η+区)。轻掺杂ρ型沟道区12 (即 Ρ_区)位于区域12和14之间，并且通过栅极电介质层18与栅电极20间隔开。由于ρ_沟道区12的绝缘本性，这种隧穿FET也已知为是p-i-n器件。在操作时，当向栅电极20施加正电压时，在源极区14处形成隧穿势垒，从而形成了使η.漏极区16深入到ρ+源极区14中的反型层。该反型层产生了可以被沟道区12中的电子隧穿的势能势垒。这种隧穿晶体管的缺点是由于掩模和光刻工艺期间的对准精确度的限制，限定隧穿晶体管的P-i-n结构所要求的非对称注入使得难以实现非常小的栅极层长度。这对这种器件的集成密度造成了不利影响。此外，与制造传统晶体管相比，制造这种隧穿晶体管通常要求更多的工艺步骤，使得典型地隧穿晶体管的制造成本更高。
发明内容
本发明试图提供一种制造隧穿电极的改进方法。本发明还试图提供一种包括根据本发明方法制造的隧穿晶体管的IC。根据本发明的第一方面，提供了一种制造隧穿场效应晶体管的方法，包括使用图案化的硬掩模在硅衬底中形成两台阶剖面，所述图案化的硬掩模覆盖剖面的较高台阶；形成抵靠较高台阶的侧壁的栅极叠层；在栅极叠层的每一侧形成间隔物；以及在较高台阶中注入第一类型杂质并且在相邻的较低台阶中注入相反类型杂质，其中在去除图案化的硬掩模之后使用成角度的注入步骤来注入至少第一类型的杂质。这种方法允许使用仅单个掩模来形成隧穿晶体管，从而显著地降低了这种晶体管的制造工艺的成本。此外，由于这种硬掩模不要求很高的精度，所以可以选择能以很低成本来实现的掩模。在优选实施例中，本发明的方法还包括在两台阶剖面形成之后，形成牺牲间隔物，所述牺牲间隔物抵靠较高台阶的侧壁和硬掩模的侧壁；进一步蚀刻靠近间隔物的两台阶剖面的较低台阶，随后在较低台阶上生长另外的半导体部分；以及在栅极叠层形成之前去除牺牲间隔物。优选地，所述另外的半导体部分包括Ge或者SiGe。这种另外的半导体部分的优点是改善了隧穿晶体管驱动电流。在实施例中，可以在使用硬掩模产生在晶体管的截止态下的反型极化p+/n+结构之前，在衬底中掩埋第一类型杂质层，从而减小了晶体管的截止电流。在备选实施例中，硅衬底是绝缘体上硅衬底，优点是进一步减小了隧穿晶体管的截止态电流。可以通过对未掩蔽的衬底部分进行诸如干法硅蚀刻之类的各向异性地蚀刻，来形成两台阶剖面。可以通过诸如Si干法/湿法蚀刻之类的各项同性蚀刻步骤来进一步蚀刻较低台阶。这种蚀刻台阶将下切所形成的间隔物，使得减小了隧穿晶体管的有效沟道长度。当使用仅单个掩模来制造隧穿晶体管时，形成栅极叠层的步骤包括在衬底和图案化的硬掩模上沉积栅极电介质层；在所述栅极电介质层上沉积另外的层，以形成导电栅极；以及各向同性地蚀刻栅极电介质层和所述另外的层，以形成抵靠较高台阶和硬掩模的侧壁的栅极结构；其中在栅极叠层形成之后，将相反类型杂质注入较低台阶中；以及其中在注入相反类型杂质之后，并且在栅极叠层的每一侧形成间隔物之前，去除硬掩模。在该实施例中，硬掩模用于防止较高台阶受到向较低台阶的杂质注入的影响，较高台阶的每一侧上的栅极间隔物用于遮蔽较低台阶以防止受到向较高台阶的成角度杂质注入的影响。这种成角度杂质注入也称作倾斜注入。在备选实施例中，使用附加掩模来制造隧穿晶体管。在该实施例中，在栅极叠层形成之前去除硬掩模，形成栅极叠层包括在衬底上沉积栅极电介质层；在所述栅极电介质层上沉积另外的层，以形成导电栅极；在所述另外的层上沉积另外的硬掩模；对硬掩模进行图案化，以限定栅极叠层的尺寸；以及各向同性地蚀刻所述另外的层和栅极电介质层中未被图案化的硬掩模覆盖的部分；其中使用相应的成角度注入步骤来注入第一类型杂质和相反类型杂质。在该实施例中，栅极间隔物在相应成角度注入期间提供了对较高台阶和较低台阶的遮蔽。
根据本发明的另一方面，提供了一种集成电路，包括硅衬底，所述硅衬底包括限定隧穿场效应晶体管的两台阶剖面，所述晶体管包括在两台阶剖面的较高台阶上的第一导电区，所述第一导电区包括第一导电类型的杂质；在两台阶剖面的较低台阶上的第二导电区，所述第二导电区包括第二导电类型的杂质；以及在第一导电区和第二导电区之间的栅极结构，所述栅极结构覆盖较高台阶的侧壁。可以根据本发明的方法制造这种IC，例如与包括隧穿晶体管的已知IC相比，这种 IC的优点是降低了成本。优选地，两台阶剖面的较低台阶包括另外的半导体材料区，所述另外的半导体材料区包括第二导电区，以改善隧穿晶体管的驱动电流。这种IC可以集成在电子器件中，使得所述电子器件的电源可以受益于隧穿晶体管的较低功耗。在实施例中，所述电子器件是射频识别(RF-ID)标签，所述RF-ID标签还包括与集成电路相耦合的收发机装置。这种标签可以是不包括电源的无源标签或者包括电源的有源标签，受益于这种IC的存在，这是因为这种隧穿晶体管能够在非常低的功率下将小的亚阈斜率值与良好的导通态电流相结合。
参考附图更加详细地并且作为非限制性示例描述本发明的实施例，其中图1示意性地示出了现有技术的隧穿晶体管；图加-k示意性地示出了根据本发明实施例的制造隧穿晶体管的方法的步骤；图3g’ -I示意性地示出了根据本发明另一个实施例的制造隧穿晶体管的方法的步骤；以及图4示意性地示出了根据本发明另外实施例的典型电子器件。
具体实施例方式应该理解的是附图只是示意性地并且没有按比例绘制。还应该理解的是贯穿附图使用相同的参考数字来表示相同或类似的部件。图2示出了根据本发明优选实施例的制造隧穿晶体管的方法的各个步骤。在步骤 (a)，提供衬底100。所述衬底100可以是任意合适的基于硅的衬底，例如硅衬底、绝缘体上硅衬底，并且可以配置有诸如掩埋N层之类的掩埋层102。如果存在这种掩埋层102的话， 可以按照任意合适的方式来形成这种掩埋层102，例如通过倒转注入或者通过衬底100的外延生长。应该注意的是这种掩埋层可以容易地由本领域普通技术人员来形成。为此，只是为了简明起见，省略了关于如何形成这种掩埋层102的进一步讨论。在步骤(b)，通过在衬底100上沉积硬掩模材料层并且使用例如干法或湿法蚀刻步骤的光刻步骤对所述材料进行图案化，来形成图案化的硬掩模104。可以使用任意合适的硬掩模材料，例如基于氧化物或氮化物的材料、或者基于碳的层。可以使用任意合适的方式沉积这种材料，例如通过化学气相沉积(CVD)技术。在下一个步骤(c)，通过蚀刻步骤在衬底100中形成沟槽106。优选地，这种蚀刻步骤是各向同性蚀刻步骤。可以使用任意合适的各向同性蚀刻步骤，例如在形成FINFET中常用的各向同性蚀刻工艺。因此，在衬底100中形成两台阶剖面。这种两台阶剖面包括由硬掩模部分104覆盖的较高台阶和由衬底中的沟槽106形成的较低台阶。较高台阶和较低台阶将分别用于承载漏极区和源极区，随后将更加详细地解释。在步骤(d)中，在两台阶剖面的较高台阶的侧壁和硬掩模部分104的侧壁上，按照自对准方式形成牺牲间隔物108。可以通过以下步骤来形成这种间隔物在包括所述硬掩模部分的衬底100上沉积间隔物材料层，并且回蚀该层，从而从表面的水平表面上去除间隔物材料，得到抵靠垂直表面的间隔物108。用于牺牲间隔物108的合适材料包括SiO2和 Si3N4。也可以使用其他合适的材料。可以使用任意合适的蚀刻工艺来蚀刻这些材料。间隔物108用于防止本发明的隧穿晶体管的沟道区受到后续杂质注入步骤的影响。在步骤(e)中，对所述衬底100进行各向异性蚀刻步骤，有效地进一步蚀刻掉沟槽 106，从而形成源极区110。这种各向异性蚀刻可以是诸如盒式蚀刻之类的任意合适的各向异性蚀刻。例如，可以采用使用等离子体的各向异性蚀刻，所述等离子体包括HBr丄&和& 的混合物。这种蚀刻的各向异性特性使得源极区110包括在间隔物108下面的下切。因此， 这种各向异性蚀刻步骤用于在本发明的隧穿晶体管的上述两台阶剖面的较低台阶中，限定源极区110。下切具有以下效果减小了源极区110和沟道区之间的电阻，并且确保了要形成的栅极将部分地与源极区110重叠。在步骤(f)中，在源极区110中生长另外的半导体层112，以改进隧穿晶体管的导通电流特性。优选地，将Ge或SiGe用作另外的半导体材料。可以按照任意合适的方式来生长层112，例如在合适温度(例如600-80(TC )下，在氢气气氛下，采用外延生长工艺来生长层112。在优选的实施例中，将所述另外的半导体层生长为约IOnm的厚度。已经发现在这种厚底下，可以显著地改善晶体管的导通电流，同时极大地避免了由于锗和硅衬底100 之间的晶格失配而引起缺陷。如步骤(g)所示，在生长了所述另外的半导体层112之后，可以使用任意合适的蚀刻步骤来去除间隔物108。合适的蚀刻剂可以包括用于氮化物间隔物的热磷酸，用于氧化物间隔物的HF或者HF、HN03和H2A的混合物。其他示例蚀刻剂对于本领域普通技术人员而言是清楚明白的。在去除所述间隔物之后，使用合适的沉积步骤在衬底100和硬掩模104上沉积栅极电介质层114和栅极材料层116。任意合适的材料可以用于这些层。例如，所述栅极电介质层114可以包括诸如SiO2之类的栅极氧化物层或高k电介质材料，而栅极材料层 116可以包括多晶硅层、或者合适的金属层。期待的是，通过选择具有合适功函数的金属，由于晶体管的有利静电特性和阈值电压的可控性，合适的高k电介质和金属栅极材料的组合特别有利。如步骤(h)所示，随后可以按照自对准方式回蚀栅极电介质层114和栅极材料层 116，使得从衬底100的水平表面去除这些层，从而产生反L形状的栅极结构118。例如，所述栅极材料可以是多晶硅，栅极材料层116具有比栅极电介质层114实质上更大的厚度，使得可以使用适用于蚀刻多晶硅的蚀刻剂实现所需的剖面。可以使用高各向异性的干法蚀刻来蚀刻掉多晶硅，从而有效地得到抵靠两台阶剖面的垂直壁的多晶硅间隔物。随后可以使用诸如湿法蚀刻之类的任意合适蚀刻步骤，来去除所暴露的栅极电介质材料114，S卩，分台阶剖面的水平表面上的栅极电介质材料。在金属栅极的情况下，可以使用任意合适的蚀刻剂来形成抵靠两台阶剖面的垂直壁的金属间隔物。接下来，在所述另外的半导体层112中注入ρ型杂质，在隧穿晶体管的两台阶剖面的较低台阶中形成导电区120，S卩，ρ+源极区。可以使用任意合适的ρ型杂质，例如蹦，BF2。 步骤(i)示出了这一点。可以使用任意合适的注入能量(例如0-25keV)以任意合适的浓度来注入杂质。硬掩模104防止两台阶剖面的较高台阶被这种注入所沾污。在这一注入步骤之后，使用合适的蚀刻剂去除硬掩模104。这些蚀刻剂可以是与如上所述的用于去除牺牲间隔物108的蚀刻剂相类似的蚀刻剂。随后在栅极结构118的每一侧形成间隔物122。步骤(j)示出了这一点。可以与间隔物108的形成相类似地形成间隔物122，即，通过沉积间隔物材料层，然后执行蚀刻步骤，来形成间隔物122，在蚀刻步骤中， 从衬底的水平表面去除间隔物材料，从而以自对准方式产生了抵靠栅极结构118的垂直壁的间隔物122。如步骤(k)所示，通过η型杂质的成角度(即，倾斜)注入来完成隧穿晶体管，从而在两台阶剖面隧穿晶体管的较高台阶中形成导电区，即，η+漏极区。合适的η型杂质包括磷和砷。η型杂质的浓度可以与两台阶剖面的较低台阶处的源极区的ρ型杂质浓度类似。 使η型杂质的注入倾斜，使得栅极结构118有效地遮蔽较低水平的ρ型源极区120以免受到相反导电类型(即，η型)杂质的沾污。应该理解的是，注入步骤的合适倾斜角度将依赖于器件尺寸，例如栅极结构122的高度。因此，形成p-i-n结构，其中在两台阶剖面的较低台阶中形成源极区120，在两台阶剖面的较高台阶中形成漏极区124，沟道区实质上具有反L形状，将较低台阶源极区120 与较高台阶漏极区1 相连。在存在掩埋N层102的情况下，η+漏极区IM可以延伸到掩埋N层102，以便形成反型极化的ρ+/η+结构，其优点在于进一步减小了截止态电流。这可以如下理解。在截止态，向η+漏极区IM施加正电压。这具有对垂直η+/ρ+二极管的反型区进行极化的效果，导致非常低的截止态电流。当衬底100是绝缘体上硅衬底时也可以实现类似的好处，其中，绝缘体上硅衬底具有不需要附加的掩埋层注入步骤的优点。这里应该理解的是，可以使用仅单个掩模来形成图2的隧穿晶体管，使得制造本发明的两台阶晶体管的总成本显著低于现有技术隧穿晶体管的制造成本，其中所述单个掩模是用于形成图案化硬掩模102的掩模。此外，因为这种制造工艺不会遭遇掩模未对准问题，因此可以实现较短的沟道，从而促使提供器件密度更高的IC。此外，应该理解的是，在不脱离本发明教导的情况下，可以省略图2所示的一些步骤。例如，可以省略所述另外的半导体层112，取而代之地在硅衬底中形成ρ型源极区120。 在这样的实施例中，可以从上述工艺流程中省略用于进一步蚀刻掉沟槽106的各向异性蚀刻步骤。在不形成另外的半导体层112的情况下，也可以省略牺牲间隔物108的形成。尽管图2示出了具有ρ+型漏极120和η.型源极124的p-i-η隧穿晶体管的形成， 应该理解的是，具有η+型漏极120和ρ+型源极124的互补隧穿晶体管同样是可行的。应该理解的是对于这种互补器件，如果存在掩埋层102，所述掩埋层102将是ρ型的。还应重申的是，图2所示的方法包括本发明的优选实施例。然而应该理解的是，在不脱离本发明范围的情况下，制造工艺中的变化是可行的。例如，可以使用附加的掩模来形成本发明的隧穿晶体管。图3示出了这种备选制造方法的示例。
图3遵循图2的制造步骤，直到并且包括如上所述的步骤(f)。在图3中，省略了掩埋层102，以便可以看出该层的存在是可选的。图3所示的方法在步骤(f)中形成另外的半导体层112之后与图2所示方法不同。如步骤(g’)所示，在沉积栅极电介质层114和栅极材料层116之前，去除间隔物108和硬掩模104。如步骤(h’)所示，在沉积这些层之后， 沉积另外的硬掩模层，随后对硬掩模层图案化以形成另外的硬掩模部分130，所述另外的硬掩模部分用于限定要形成的栅极的尺寸。在图案化所述另外硬掩模之后，从衬底100的暴露部分(即，没有被所述另外的硬掩模部分130所覆盖的部分)中去除栅极电介质层114和栅极材料层116，从而产生步骤(i’)所示的栅极结构或栅极叠层118。应该明白的是，在该栅极下面形成的沟道具有反 “Z”结构，而不是图2的反“L”结构。然而，备选地可以对图案化的另外掩模部分130定尺寸，使其在栅极下面产生反“L”形状沟道。应该理解的是本发明的隧穿晶体管的栅极是在两台阶剖面的较低台阶上形成的栅极，至少完全覆盖两台阶剖面的较高台阶的侧壁，使得当向栅极120施加合适的电压时，可以在栅极120下面的沟道中形成从源极区124到漏极区120延伸的反型区。接下来，如前所述，在栅极结构118的垂直壁上形成间隔物122。图(j’ )中示出了这一点。接下来，如步骤(k’ )所示，使用倾斜注入步骤来注入P型杂质，以形成P+源极区120，其中栅极结构118遮蔽两台阶剖面的较高台阶以免受到P型杂质的沾污。然后，如步骤(1)所示，倾斜注入η型杂质以形成η+漏极区124，其中栅极结构118遮蔽两台阶剖面的较低台阶以免受到η型杂质的沾污。应该理解的是，在不脱离本发明范围的情况下，步骤 (k’ )和步骤1可以互换。可以使用传统的后端处理步骤(例如平面化和金属化步骤)来完成本发明的隧穿
晶体管。这里应该注意的是，包括IC的电子器件(其中所述IC包括根据本发明方法制造的隧穿晶体管)受益于以下事实这种IC能够产生良好的导通态电流，同时表现出陡峭的亚阈倾斜和非常小的截止电流。此外，因为隧穿晶体管可以表现出非常低的阈值电压，所以这些IC特别适合于集成在可工作在超低功率范围内(例如，在泄漏电流小于IOOpA以及电源电压可以低到0.6V或更小的范围内)的电子器件中。图4中示出了这种电子器件的示例。电子器件400是RF-ID标签，RF-ID标签包括与模拟前端420耦合的一个或多个天线410，模拟前端420经由解码级430和编码级435耦合至数字处理IC 440。所述IC 440可以是包括根据本发明方法实现的隧穿晶体管的IC。 IC 4409可以耦合至存储器450。这种RF-ID标签的其他实现当然也是可行的。图4的结构只是用作非限制性示例，以说明根据本发明方法制造的IC特别适合用在诸如近场通信应用领域之类的低功率应用领域，这是因为该IC的隧穿晶体管在这种低电压下的卓越性能特性。应该注意的是上述实施例是说明而不是限制本发明，在不脱离所附权利要求范围的情况下，本领域普通技术人员将能够设计许多备选的实施例。在权利要求中，括号中的任何参考符号都不应该解释为限制权利要求。词语“包括”不排除存在除了权利要求中所列举的元件或步骤以外的其他元件或步骤。元件前面的词语“一种”不排除存在多个这样的元件。在列举了若干装置的设备权利要求中，这些装置中的若干装置可以由同一项硬件来实现。在互不相同的从属权利要求中阐述的特定措施不表示不能有利地使用这些措施的组合。
权利要求
1.一种制造隧穿场效应晶体管的方法，包括使用图案化的硬掩模(10 在硅衬底(100)中形成两台阶剖面，其中图案化的硬掩模 (102)覆盖剖面的较高台阶；形成抵靠较高台阶的侧壁的栅极叠层(114，116)； 在栅极叠层(118)的每一侧形成间隔物(12 ；以及在较高台阶中注入第一类型杂质(124)并且在相邻的较低台阶(120)中注入相反类型杂质，其中在去除图案化的硬掩模(104)之后使用成角度的注入步骤来注入至少第一类型的杂质。
2.根据权利要求1所述的方法，还包括在两台阶剖面形成之后，形成抵靠较高台阶的侧壁和硬掩模(104)的侧壁的牺牲间隔物(108)；进一步蚀刻靠近间隔物(108)的较低台阶(106，110)，随后在较低台阶上生长另外的半导体部分(112)；以及在栅极叠层形成之前去除牺牲间隔物(108)。
3.根据权利要求2所述的方法，其中，进一步蚀刻的步骤包括各向异性蚀刻步骤。
4.根据权利要求2或3所述的方法，其中，所述另外的半导体部分(11 是从Ge和 SiGe中选择的。
5.根据权利要求1所述的方法，还包括在使用硬掩模之前，在硅衬底(100)中掩埋第一类型杂质层(102)。
6.根据权利要求1所述的方法，其中硅衬底(100)是绝缘体上硅衬底。
7.根据权利要求1至6中任一项所述的方法，其中，形成栅极叠层(118)包括 在衬底(100)和图案化的硬掩模(104)上沉积栅极电介质层(114)；在栅极电介质层(114)上沉积另外的层(116)，以形成导电栅极；以及各向同性地蚀刻栅极电介质层和所述另外的层，以形成抵靠较高台阶和硬掩模(104) 的相应侧壁的栅极叠层(118)；其中在栅极叠层形成之后，将相反类型杂质(120)注入较低台阶中；以及其中在注入相反类型杂质之后，并且在栅极叠层的每一侧形成间隔物(122)之前，去除图案化的硬掩模(104)。
8.根据权利要求1至6中任一项所述的方法，其中，在栅极叠层形成之前去除图案化的硬掩模(104)，并且，形成栅极叠层(118)包括在衬底(100)上沉积栅极电介质层(114)；在栅极电介质层(114)上沉积另外的层(116)，以形成导电栅极；在所述另外的层上沉积另外的硬掩模层；对硬掩模层进行图案化，以限定栅极叠层(118)的尺寸；以及各向同性地蚀刻所述另外的层(116)和所述栅极电介质层(114)中未被图案化的硬掩模(130)覆盖的部分；以及其中使用相应的成角度注入步骤来注入第一类型杂质和相反类型杂质。
9.一种集成电路，包括硅衬底(100)，硅衬底(100)包括限定隧穿场效应晶体管的两台阶剖面，所述晶体管包括在两台阶剖面的较高台阶上的第一导电区(1 )，所述第一导电区包括第一导电类型的杂质；在两台阶剖面的较低台阶上的第二导电区(120)，所述较低台阶包括另外的半导体材料区(112)，所述第二导电区包括第二导电类型的杂质；以及第一导电区(124)和第二导电区(120)之间的栅极结构(118)，所述栅极结构(118)覆盖所述较高台阶的侧壁。
10.根据权利要求9所述的集成电路，其中，两台阶剖面的较低台阶包括另外的半导体材料区(112)，所述另外的半导体材料区包括第二导电类型的杂质。
11.根据权利要求10所述的集成电路，其中，所述另外的半导体材料区(11 是从Ge 和SiGe中选择的。
12.根据权利要求9-11中任一项所述的集成电路，其中，硅衬底(100)是绝缘体上硅衬底。
13.根据权利要求9-11中任一项所述的集成电路，其中，硅衬底(100)还包括第一类型杂质的掩埋层(102)，所述掩埋层(10 与所述硅衬底(100)中的第一导电区(124)相接触。
14.一种电子器件G00)，包括权利要求10-13中任一项所述的集成电路。
15.根据权利要求14所述的电子器件000)，其中，所述电子器件是射频识别(RF-ID) 标签，所述射频识别标签还包括与所述集成电路相耦合的收发机装置(110，120，130，135)。
全文摘要
公开了一种制造隧穿场效应晶体管的方法。所述方法包括使用图案化的硬掩模(102)在硅衬底(100)中形成两台阶剖面，所述图案化的硬掩模(102)覆盖剖面的较高台阶；形成抵靠较高台阶的侧壁的栅极叠层(114，116)；在栅极叠层(118)的每一侧形成间隔物(122)；以及在较高台阶中注入第一类型杂质(124)并且在相邻的较低台阶(120)中注入相反类型杂质，其中在去除图案化的硬掩模(104)之后使用成角度的注入步骤来注入至少第一类型杂质。在优选实施例中，所述方法还包括形成牺牲间隔物(108)，所述牺牲间隔物(108)抵靠较高台阶的侧壁和硬掩模(104)的侧壁；进一步蚀刻靠近间隔物(108)的较低台阶(106，110)，随后在较低台阶上生长另外的半导体部分(112)；以及在栅极叠层形成之前去除间隔物(108)。另外还公开了一种包括根据该方法制造的隧穿晶体管的IC。
文档编号H01L29/06GK102239562SQ200980148820
公开日2011年11月9日 申请日期2009年10月12日 优先权日2008年12月8日
发明者吉尔贝托·库拉托拉, 马库斯·J·H·范达纶 申请人:Nxp股份有限公司