非易失性存储器件及包括该器件的存储卡和电子系统的制作方法

专利名称：非易失性存储器件及包括该器件的存储卡和电子系统的制作方法
技术领域：
各个示例性实施例涉及半导体器件，尤其涉及非易失性存储器件以及包括该非易 失性存储器件的存储卡和系统。
背景技术：
在传统技术中，需要用相对较小的电子器件处理相对较大数量的数据。因此，用于 此类电子器件中的非易失性存储器件相对较小并且高度集成。一些传统非易失性存储器件 具有代替典型平面结构的叠层结构(stacked structure)。但是，叠层结构中单元阵列和外 围电路之间的排列和连接相对复杂，其限制了非易失性器件的集成。

发明内容
各个示例性实施例涉及半导体器件，尤其涉及非易失性存储器件以及包括该器件 的存储卡和系统。根据示例性实施例，具有叠层结构的非易失性器件可以包括衬底、具有至少一个 NAND组的叠层NAND单元阵列以及至少一条信号线，其中所述至少一个NAND组包括垂直层 叠在该衬底上的多个NAND串，所述至少一条信号线在该衬底上并与所述至少一个NAND组 華禹合。根据示例性实施例，具有叠层结构的非易失性器件可以包括衬底和层叠在该衬底 上的多个NAND块，其中每一个所述NAND块包括具有至少一个NAND组的叠层NAND单元阵 列，所述至少一个NAND组包括垂直层叠在所述衬底上的多个NAND串，并且至少一条信号线 在所述衬底上并与所述至少一个NAND组耦合。根据示例性实施例，具有叠层结构的非易失性器件可以包括衬底、垂直层叠在所 述衬底上的至少一组半导体层、在所述至少一组半导体层的至少一个侧表面上并且在所述 衬底上垂直延伸穿过所述至少一组半导体层的多个控制栅电极、以及在所述衬底上且公共 连接至所述少一组半导体层的至少一条位线。根据示例性实施例，提供了具有叠层结构的非易失性存储器件的示例。根据示例 性实施例，所述示例非易失性存储器件可以包括衬底、具有至少一个NAND组的叠层NAND单 元阵列以及至少一条信号线，其中每个NAND组包括垂直层叠在所述衬底上的多个NAND串， 所述至少一条信号线排列在所述衬底上并与所述至少一个NAND组公共耦合。所述至少一条信号线可以包括公共连接至每个NAND组的一端的位线和/或公共 连接至所述至少一个NAND组的其它端的至少一条公共电源线。所述至少一条信号线还可以包括与所述至少一个NAND组的多个串选择晶体管公 共连接的多条串选择线、与所述至少一个NAND组的多个存储单元公共耦合的多条字线、和/或与所述至少一个NAND组的至少一个地选择晶体管公共耦合的至少一条地选择线。所述至少一个NAND组可以包括以行排列在所述衬底上的多个NAND组。所述至少 一条信号线以行排列可以包括多条位线，每条位线可以公共连接到每个NAND组。所述至少一条信号线可以被排列在叠层NAND单元阵列的下面，并且可以通过所 述衬底上的至少一个垂直插件与所述至少一个NAND组耦合。所述非易失性存储器件还可以包括在所述衬底上的核心电路单元，所述核心电路 单元可以被电连接至叠层NAND单元阵列下面的所述至少一条信号线。根据示例性实施例，提供了示例的具有叠层结构的非易失性存储器件。所述示例 的非易失性存储器件可以包括衬底、具有至少一个NAND组的叠层NAND单元阵列以及至少 一条信号线，其中每个NAND组包括垂直层叠在所述衬底上的多个NAND串，所述至少一条信 号线排列在所述衬底上并与所述至少一个NAND组公共耦合。每个NAND串可以包括多个串 选择晶体管。所述至少一条信号线可以包括公共连接至每个NAND组的一端的位线，以及与 所述至少一个NAND组的所述多个串选择晶体管公共耦合的多条串选择线。每个NAND串的 所述多个串选择晶体管可以包括至少一个耗尽模式串选择晶体管。根据示例性实施例，提供了具有叠层结构的非易失性存储器件的一个示例。该示 例的非易失性存储器件可以包括衬底、具有至少一个第一 NAND组和至少一个第二 NAND组 的叠层NAND单元阵列、以及至少一条信号线，其中所述每个第一 NAND组包括垂直层叠在所 述衬底上的多个第一 NAND串，所述每个第二 NAND组包括面向所述多个第一 NAND串排列的 多个第二 NAND串，所述至少一条信号线排列在所述衬底上并与所述至少一个第一 NAND组 和所述至少一个第二 NAND组中的至少一个NAND组公共耦合。所述至少一条信号线可以包括公共连接至所述至少一个第一 NAND组和所述至少 一个第二 NAND组的一些端的至少一条位线，和/或连接至所述至少一个第一 NAND组和所 述至少一个第二 NAND组的其它端的至少一条公共电源线。所述至少一条信号线还可以包括与所述至少一个第一 NAND组公共耦合的多个第 一串选择线和与所述至少一个第二 NAND组公共耦合的多个第二串选择线、与所述至少一 个第一 NAND组公共耦合的多条第一字线和与所述至少一个第二 NAND组公共耦合的多条第 二字线、和/或与所述至少一个第一 NAND组公共耦合的至少一条第一地选择线和与所述至 少一个第二 NAND组公共耦合的至少一条第二地选择线。根据示例性实施例，提供了具有叠层结构的非易失性存储器件的一个示例。该示 例的非易失性存储器件可以包括衬底和层叠在所述衬底上的多个NAND块。每个NAND块可 以包括具有至少一个NAND组的叠层NAND单元阵列，每个NAND组包括垂直层叠在所述衬底 上的多个NAND串，并且至少一条信号线排列在所述衬底上并与所述至少一个NAND组公共 華禹合。根据示例性实施例，提供了具有叠层结构的非易失性存储器件的一个示例。该示 例的非易失性存储器件可以包括衬底、垂直层叠在所述衬底上的至少一组半导体层、多个 控制栅电极和至少一条位线，其中所述多个控制栅电极排列在所述至少一组半导体层的至 少一个侧表面上，并且在所述衬底上垂直延伸穿过所述至少一组半导体层，所述至少一条 位线排列在衬底上且公共连接至所述至少一组半导体层。根据示例性实施例，提供了具有叠层结构的非易失性存储器件的一个示例。该示例的非易失性存储器件可以包括衬底、垂直层叠在所述衬底上的至少一组半导体层、多个 第一控制栅电极、多个第二控制栅电极和至少一条位线，其中所述多个第一控制栅电极排 列在所述至少一组半导体层的至少一个侧表面上，并且在所述衬底上垂直延伸穿过所述至 少一组半导体层，所述多个第二控制栅电极相对于所述多个第一控制栅电极排列在所述至 少一组半导体层的另一侧表面上，并且在所述衬底上垂直延伸穿过所述至少一组半导体 层，所述至少一条位线公共连接至所述至少一组半导体层。根据示例性实施例，提供了存储卡的一个示例。该示例的存储卡可以包括存储单 元和控制该存储单元的控制单元，该存储单元包括上述非易失性存储器件中的一个。根据所述实施例，提供了电子系统的一个示例。该示例的电子系统可以包括含有 上述非易失性存储器件中的一个的存储单元、通过总线和所述存储单元通讯的处理器单 元、以及与所述总线通讯的输入/输出器件。


通过结合附图的下述详细描述可以更清楚地理解各上示例性实施例。图1-30示 出了本文中描述的非限制性的各个示例性实施例。图1是根据示例性实施例的非易失性存储器件的透视图；图2是根据示例性实施例的非易失性存储器件的电路图；图3是根据示例性实施例的非易失性存储器件的电路图；图4是描述用于选择图3中所示的非易失性存储器件中的NAND串的方法的电路 图；图5是根据示例性实施例的非易失性存储器件的电路图；图6和7是描述用于选择图5中所示的非易失性存储器件中的NAND串的方法的 电路图；图8和9是描述用于操作图2中所示的非易失性存储器件的方法的电路图；图10是根据示例性实施例的非易失性存储器件的透视图；图11是图10中所示的非易失性存储器件的平面图；图12是图11中所示的非易失性存储器件沿着线XII-XII'的截面图；图13是图11中所示的非易失性存储器件沿着线XIII-XIII'的截面图；图14是根据示例性实施例的非易失性存储器件的电路图；图15是图14中所示的非易失性存储器件的平面图；图16是根据示例性实施例的非易失性存储器件的平面图；图17是根据示例性实施例的非易失性存储器件的电路图；图18是根据示例性实施例的非易失性存储器件的透视图；图19是图18中所示的非易失性存储器件的平面图；图20是根据示例性实施例的非易失性存储器件的电路图；图21是根据示例性实施例的非易失性存储器件的透视图；图22是根据示例性实施例的非易失性存储器件的电路图；图23至26是描述用于根据示例性实施例制造非易失性存储器件的方法的截面 图27是根据示例性实施例的非易失性存储器件的透视图；图28是根据示例性实施例的非易失性存储器件的框图；图29是根据示例性实施例的存储卡的示意图；图30是根据示例性实施例的电子系统的框图。
具体实施例现在通过参考附图更充分地描述各个示例性实施例，其中在附图中示出了各个示 例性实施例。但是本发明可以不同形式实施，不限于本文提出的实施例。相反，提供这些实 施例使得本申请公开充分和完整，可以给本领域技术人员完整传达本发明的精神。在附图 中，为了清楚，部件的尺寸被放大。可以理解，当提到元件或层“在...之上”、“连接至”或“耦合至”另一个元件或层 时，其可以是直接在. 之上、连接至或耦合至其它元件或层，也可以是在中间隔着元件或 层。相反，当提到元件“直接在...之上”、“直接连接至”或“直接耦合至”另一个元件或层 时，就没有中间元件或层。如本文中所用，术语“和/或”包括一个或多个相关的所列项目 的任何和所有组合。可以理解，本文中尽管可以用术语第一、第二等表述不同元件、组件、区域、层和/ 或部分，但是这些元件、组件、区域、层和/或部分不应当被这些术语限制。这些术语仅用 于将一个元件、组件、区域、层和/或部分和另一个元件、组件、区域、层和/或部分区分开。 因此，下文中描述的第一元件、组件、区域、层或部分可以称作第二元件、组件、区域、层或部 分，这些都不脱离实施例的教导。空间的相关术语，例如“在...之下”、“在...下面”、“较低”、“在...上面”、“较高”
等，在本文中使用以便于描述图中所示的一个元件或特征与不同元件或特征的关系。可以 理解，除了图中所示方向外空间相关术语确定为还包含器件在使用或操作时的不同方向。 例如，如果图中的器件翻转，则表述为其它元件或特征的“在...下面”、“在...之下”的元 件方向变为其它元件或特征“在...上面”。因此，示例性术语“在...下面”可包括上面和 下面两个方向。器件也可以是其它方向(旋转90度或其它方向)和本文中说明的相关空 间表述。本文中描述的各实施例涉及平面图和/或截面图作为理想示意图。因此，视图可 以基于制造工艺和/或公差修改。因此，各示例性实施例不限于视图中所示的那些实施例， 而是包括基于制造过程形成的结构调整。因此，图中所示的区域具有示意性质，并且图中所 示区域的形状例证了元件的特殊形状或区域，但不限于所给出的示例性实施例。在下文中，将参考附图详细描述各个示例性实施例。但是，各个示例性实施例可以 很多不同形式实施，而不应当限于之前所述的示例；而且，各个示例性实施例被提供因此本 公开将充分且完整。在图中，为了清楚元件的尺寸被放大。图1是根据示例性实施例的非易失性存储器件的透视图。参考图1，提供了衬底210。衬底210可以包含半导体材料，例如IV族半导体， III-V族化合物半导体，或II-VI族氧化物半导体。例如，IV族半导体包含硅、锗、或锗硅。 衬底210可以被提供成体晶片或外延层。叠层NAND单元阵列250可以被提供在衬底210上。叠层NAND单元阵列250可以包括垂直层叠在衬底210之上的NAND串(未示出)。叠层NAND单元阵列250的结构将在 后面详细描述。至少一条信号线，例如，多条信号线230，可以与叠层NAND单元阵列250耦合。例 如，信号线230可以被提供在叠层NAND单元阵列250的下面并且可以被提供在衬底210的 上面，在其中插入绝缘层215。信号线230可以与叠层NAND单元阵列250交换电信号。例 如，信号线230可以包括至少一条位线、多条串选择线、多条字线、至少一条地选择线、和/ 或至少一条公共电源线，这些将会在后面描述。如果信号线230被排列在叠层NAND单元阵列250的下面，则叠层NAND单元阵列 250和信号线230之间的连接可以被简化。例如，通过多个垂直插件240，叠层NAND单元阵 列250可以被连接至叠层NAND单元阵列250下面的信号线230。在这种结构中，信号线230 不需要衬底210上面的附加空间，并且叠层NAND单元阵列250可以不必为了在其上排列信 号线230而变大。这样，非易失性存储器及可以被高度集成。可替换地，信号线230可以被排列在叠层NAND单元阵列250的上面。在示例性实 施例中，垂直插件240可以从叠层NAND单元阵列250向上延伸，信号线230可以被排列在 垂直插件240的上面。可替换地，信号线230可以被分割并且被分别排列在叠层NAND单元阵列250的上 面和下面。这种情况下，信号线230可以被连接在垂直插件240的上面和下面。图2是根据示例性实施例的非易失性存储器件的电路图。根据示例性实施例的非 易失性存储器件更详细地示出了图1中所示的非易失性存储器件的一些元件。将结合图1 来描述图2。参考图2，将描述在可被置于衬底210之上的叠层NAND单元阵列250和信号线230 之间的排列和连接。例如，信号线230可以包括第一和第二位线BL1和BL2、第一至第m串 选择线SSL1至SSLm、第一至第n字线WL1至WLn、地选择线GSL、以及公共电源线CSL。例如，信号线230可以被排列在叠层NAND单元阵列250的下面。第一和第二位线 BL1和BL2可以被排列在信号线230的底部，第一至第m串选择线SSL1至SSLm、第一至第n 字线WL1至WLn、地选择线GSL以及公共电源线CSL可以被排列在叠层NAND单元阵列250 和第一与第二位线BL1和BL2之间。叠层NAND单元阵列250可以包括具有垂直叠层结构的至少一个NAND组，例如，第 一 NAND组NS1和第二 NAND组NS2。第一和第二 NAND组NS1和NS2可以以行排列在衬底 210之上。叠层NAND单元阵列250可以还包括多个NAND组(未示出)，并且NAND组可以 以矩阵形状排列在衬底210之上。第一和第二 NAND组NS1和NS2中的每个NAND组可以包括多个NAND串，例如，第一 至第iNAND串NL1至NLi，这些NAND串可以垂直层叠在衬底210之上。由于垂直层叠NAND 串的数量增加，叠层NAND单元阵列250可以增加存储容量。因此，根据示例性实施例的非 易失性存储器件可以被高度集成。第一至第iNAND串NL1至NLi可以具有基本相同的结构，并且可以分别在与衬底 210基本平行的方向上延伸。例如，每个NAND串NLj可以包括多个串选择晶体管TSS、多个 存储单元MC、和至少一个地选择晶体管TGS，这些元器件可以被排列在同一层中。串选择晶 体管TSS和地选择晶体管TGS可以相对于存储单元MC而互相对立地(opposite to eachother)排列。第一位线BL1可以被公共连接到第一 NAND组NS1的第一至第iNAND串NL1至NLi 的一些端，而第二位线BL2可以被公共连接到第二 NAND组NS2的第一至第i NAND串NL1 至NLi的一些端。公共电源线CSL可以被公共连接到第一和第二 NAND组NS1和NS2的第 一至第iNAND串NL1至NLi的其它端，并且可以被进一步连接到存储单元MC的本体。由于 在这种结构中每条位线BLj被每个NAND组NSj共享，所以位线的数目，例如第一和第二位 线BL1和BL2的数目，可以被大幅减小，并且该结构相比传统技术可以被简化。第一和第二位线BL1和BL2可以在与第一至第iNAND串NL1至NLi延伸的方向基 本平行的方向上延伸，并且公共电源线CSL可以在与第一至第iNAND串NL1至NLi延伸的 方向基本垂直的方向上延伸。公共电源线CSL可以被提供在第一和第二位线BL1和BL2的 上面。第一至第n字线WL1至WLn可以被提供以控制存储单元MC的操作。第一至第n 字线WL1至WLn可以与第一至第iNAND串NL1至NLi公共耦合。例如，第一至第n字线WL1 至WLn可以与第一和第二 NAND组NS1和NS2的存储单元MC公共耦合。例如，每条字线WLj 可以被公共连接到层叠在字线WLj上面的相应存储单元MC的控制栅电极。第一至第m串选择线SSL1至SSLm可以被提供以控制第一和第二位线BL1和BL2 与存储单元MC之间的信号传输。例如，第一至第m串选择线SSL1至SSLm可以提供混合结 构以将每条位线BLj的信号连接到相应NAND组NSj的已选择NAND串NLj。串选择线的数 量(m)，例如，第一至第m串选择线SSL1至SSLm的数量(m)，可以等于或小于NAND串的数 量(i)，例如，第一至第iNAND串NL1至NLi的数量(i)。第一至第m串选择线SSL1至SSLm可以与第一至第iNAND串NL1至NLi公共耦合。 例如，第一至第m串选择线SSL1至SSLm可以与第一和第二 NAND组NS1和NS2的串选择晶 体管TSS公共耦合。例如，每条串选择线SSLj可以公共连接到层叠在串选择线SSLj上的 串选择晶体管TSS的栅极。至少一条地选择线GSL可以被提供以控制存储单元MC和公共电源线CSL之间的 信号连接。地选择线GSL可以与第一至第iNAND串NL1至NLi公共耦合。例如，地选择线 GSL可以公共连接到第一和第二 NAND组NS1和NS2的地选择晶体管TGS的栅极。第一至 第m串选择线SSL1至SSLm、第一至第n字线WL1至WLn、以及地选择线GSL可以在与第一 至第iNAND串NL1至NLi延伸的方向基本垂直的方向上延伸，并且可以被提供在第一和第 二位线BL1和BL2上。可替代地，信号线230可以被排列在层叠NAND单元阵列250的上面。例如，第一和 第二位线BL1和BL2可以被排列在信号线230的顶部，第一至第m串选择线SSL1至SSLm、 第一至第n字线WL1至WLn、地选择线GSL、以及公共电源线CSL可以被排列在层叠NAND单 元阵列250与第一和第二位线BL1和BL2之间。可替代地，信号线230可以被分开并且分别排列在层叠NAND单元阵列250的上面 和下面。例如，第一和第二位线BL1和BL2、第一至第m串选择线字线SSL1至SSLm、第一至 第n字线WL1至WLn、地选择线GSL、以及公共电源线CSL中的至少一个可以被排列在层叠 NAND单元阵列250的下面，其它可以排列在层叠单元阵列250的上面。图3是根据示例性实施例的非易失性存储器件的电路图。图4是描述用于选择图3中所示的非易失性存储器件中的NAND串的方法的电路图。根据示例性实施例的非易失性 存储器件可以被提供作为图2所示非易失性存储器件的示例。因此，将结合图2来描述图 3，并且将省略对其进行的详细描述。参考图3，由于相类似，因此只有第一 NAND组NS1和信号线230被图示。八个NAND 串，即第一至第八NAND串NL1至NL8被示范性图示。但是，本实施例不限于该数量的NAND
串oNAND串的数量，例如，第一至第八NAND串NL1至NL8的数量，可以与串选择线的数 量相等。例如，串选择线可以包括第一至第八串选择线SSL1至SSL8。每个NAND串NLj中 的串选择晶体管TSS可以包括至少一个增强模式的串选择晶体管TSSE和至少一个耗尽模 式的串选择晶体管TSSD。例如，每个NAND串NLj中的串选择晶体管TSS可以包括一个增强 模式的串选择晶体管TSSE和其它(7个)耗尽模式的串选择晶体管TSSD (被虚线包围)。增强模式的串选择晶体管TSSE可以与第一至第八串选择线SSL1至SSL8以一一 对应的方式耦合。例如，增强模式串选择晶体管TSSE可以相对于整个串选择晶体管TSS的 排列而以对角线排列。增强模式串选择晶体管TSSE通常情况下可以处于截止状态，如果将导通电压施 加到相应串选择线SSLj则所述增强模式串选择晶体管TSSE可以转变为导通状态。例如， 如果增强模式串选择晶体管TSSE是n沟道金属氧化物半导体(NMOSs)，则导通电压可以具 有正值。耗尽模式串选择晶体管TSSD通常情况下可以处于导通状态，如果将截止电压施加 到相应串选择线SSLj则所述耗尽模式串选择晶体管TSSD可以转变为截止状态。例如，如 果耗尽模式串选择晶体管TSSD是NM0S，则截止电压可以具有负值。因此，为了存取每个NAND串NLj中的存储单元MC，导通电压可被施加到与相应增 强模式串选择晶体管TSSE耦合的相应串选择线SSLj，并且截止电压(0V)可以被施加到其 它串选择线。例如，如图4所示，为了将第一位线BL1电连接到第四NAND串NL4中的存储单 元MC，导通电压Vcc可以被施加到相应串选择线，例如，第四串选择线SSL4，并且截止电压 Voff，例如，0V，可以被施加到其它串选择线，即第一至第三以及第五至第八串选择线SSL1 至SSL3以及SSL5至SSL8。在图4中，“0”表示导通状态，“X”表示截止状态。这种情况 下，第一位线BL1和其它NAND串，例如，第一至第三以及第五至第八NAND串NL1至NL3以 及NL5至NL8之间的电连接被阻隔。图5是根据示例性实施例的非易失性存储器件的电路图。图6和7是描述用于选 择图5所示的非易失性存储器件中的NAND串的方法的电路图。图4、6和7中所示非易失 性存储器件可以被提供作为图2中所示的非易失性存储器件的另一个示例，并且作为图3 中所示的非易失性存储器件的修改示例。因此，图5、6和7可以结合图2和3被描述因此 对其重复的描述将被省略。参考图5，串选择线的数量，例如第一至第六串选择线SSL1至SSL6的数量，可以比 NAND串的数量，例如第一至第八NAND串NL1至NL8的数量少。在图5中，NAND串的数量是 8(8 = 23)，串选择线的数量是6(2X3)。每个NAND串NLj的第一至第六串选择线SSL1至 SSL6可以包括三个增强模式串选择晶体管TSSE和三个耗尽模式串选择晶体管TSSD。每条 串选择线SSLj可以与4 (23—1)个增强模式串选择晶体管TSSE和其它(4个)耗尽模式串选
14择晶体管TSSD耦合。更详细地，如果NAND串的数量是2k，则串选择线的数量是m(m = 2Xk)。每个NAND 串的串选择线可以包括k个增强模式串选择晶体管TSSE和其它(k个)耗尽模式串选择晶 体管TSSD。每条串选择线可以与2k_i个增强模式串选择晶体管TSSE和其它(2k_i个)耗尽 模式串选择晶体管TSSD耦合。如图5所示，第一 NAND组NS1中的增强模式串选择晶体管TSSE和耗尽模式串选 择晶体管TSSD可以被排列成将第一至第八NAND串NL1至NL8顺序地分割成两组。在这种 排列中，通过在第一至第六串选择线SSL1至SSL6中的三条串选择线上施加导通电压，在其 它串选择线上施加截止电压(0V)，可以对一个相应的NAND串存取。例如，如图6所示，通过施加导通电压Vcc到第一、第四和第六串选择线SSL1、SSL4 和SSL6，以及施加截止电压到Voff，例如0V到第二、第三和第五串选择线SSL2、SSL3和 SSL5，可以将第八NAND串NL8电连接到第一位线BL1。在这种情况下，第一位线BL1和第一 至第七NAND串NL1至NL7之间的电连接可以被阻隔。可替代地，如图7所示，通过施加导通电压Vcc到第二、第三和第六串选择线SSL2、 SSL3和SSL6，以及通过施加截止电压到Voff，例如0V到第一、第四和第五串选择线SSL1、 SSL4和SSL5，可以将第二 NAND串NL2电连接到第一位线BL1。在这种情况下，第一位线BL1 和第一、第三至第八NAND串NL1、NL3至NL8之间的电连接被阻隔。如果当将导通电压Vcc施加到每条串选择线SSLj时的情况表示为“1”，和当将截 止电压Voff例如0V施加到每条串选择线SSLj时的情况表示为“0”，则将每个NAND串NLj 连接到第一位线BL1的操作条件描述如下。[100101]电压条件用于选择第八NAND串NL8， [100110]电压条件用于选择第七NAND串NL7，[101001]电压条件用于选择第六NAND串 NL6，[101010]电压条件用于选择第五NAND串NL5，
电压条件用于选择第四NAND 串NL4，
电压条件用于选择第三NAND串NL3，
电压条件用于选择第二 NAND串NL2，
电压条件用于选择第一 NAND串NL1，这些电压条件可以被应用于第 一至第六串选择线SSL1至SSL6。表1示出了图2所示的非易失性存储器件的操作条件。图8和9是用于描述图2 中所示的非易失性存储器件的操作方法的电路图。[表1] 已选择位线SEL_BL可以表示从第一和第二位线BL1和BL2中选择的至少一条位 线，而未选择位线USL_BL可以表示其它位线。已选择字线SEL_WL可以表示从第一至第n 字线WL1至WLn中选择的至少一条字线，而未这择字线USL_WL可以表示每一条其它字线。在编程操作中，可以施加0V到已选择位线SEL_BL，可以施加导通电压Vcc到未选 择位线USL_BL用于沟道增强(channel boosting)，可以施加编程电压Vpgm到已选择字线 SEL_WL，可以施加通过电压Vpass到未选择字线USL_WL，并且可以通过公共电源线CSL将 0V施加到存储单元MC的本体。如上面参考图6和7所描述的，为了选择相应NAND串NLi， 可以将导通电压Vcc和截止电压Vof f的适当组合施加到第一至第m串选择线SSL1至SSLm。 可以将截止电压Voff施加到地选择线GSL。例如，通过电压Vpass可以比存储单元MC的阈 值电压大，而编程电压Vpgm可以比通过电压Vpass大。例如，如图8所示，为了对已选择存储单元MC1中的数据进行编程，可以施加编程 电压Vpgm到已选择字线，例如第二字线WL2，并且可以施加通过电压Vpass到未选择字线， 例如第一、第三至第n字线WL1、WL3至WLn。如上面参考图7所描述的，为了将第一位线 BL1电连接到第三NAND串NL3，可以施加W10110]电压条件到第一至第m串选择线SSL1 至SSLm。在这种情况下，通过用Fowler-NordheinKF-N)隧道效应可以将电荷注入已选择存 储单元MC1，并且由于沟道增强，对于其它存储单元MC的电荷电荷可以被阻挡。在读取操作中，可以施加读取电压Vread到已选择位线SEL_BL，可以施加基准电 压Vref到已选择字线SEL_WL，可以施加第二通过电压VpaSS2到未选择字线USL_WL，并且 可以通过公共电源线CSL将0V施加到存储单元MC的本体。如上面参考图6和7所描述 的，为了选择相应NAND串NLi，可以将导通电压Vcc和截止电压Voff的适当组合施加到第 一至第m串选择线SSL1至SSLm。可以施加导通电压Vcc到地选择线GSL。第二通过电压 VpaSS2可以等于或大于存储单元MC的阈值电压，并且可以小于通过电压Vpass。例如，如图9所示，为了读取已选择存储单元MCI的数据状态，可以施加基准电压 Vref到已选择字线，例如第二字线WL2，并且可以施加第二通过电压VpaSS2到未选择字线， 例如第一、第三至第n字线WL1、WL3至WLn。如上面参考图7所描述的，为了将第一位线 BL1电连接到第三NAND串NL3，可以施加W10110]电压条件到第一至第m串选择线SSL1 至SSLm。在这种情况下，已选择存储单元MCI可以根据其数据状态而被导通或截止。因此， 通过测量通过第三NAND串NL3的电流可以读取已选择存储单元MC1的数据状态。
在擦除操作中，在当施加0V到已选择字线SEL_WL和未选择字线USL_WL的状态 中，可以施加擦除电压Vers到存储单元MC的本体BD。在该擦除操作中，已选择位线SEL_ BL、未选择位线USL_BL、串选择线SSL、地选择线GSL是浮置的。例如，如果公共电源线CSL 和本体BD耦合，则通过公共电源线CSL施加擦除电压Vers到存储单元MC的本体BD。这 样，由于F-N隧道效应，存储在整个存储单元MC中的电荷可以被同步擦除。图10是根据示例性实施例的非易失性存储器件的透视图。图11是图10中所示的 非易失性存储器件的平面图。图12是图11中所示的非易失性存储器件沿着线XII-XII' 的截面图。图13是图11中所示的非易失性存储器件沿着线XIII-XIII'的截面图。参考图10至13，第一组半导体层150a和第二组半导体层150b可以被垂直层叠在 衬底110上。可以根据非易失性存储器件的容量适当选择半导体层150a和150b的数量， 并且本实施例不受半导体层150a和150b的数量的限制。半导体层150a和150b可以包括 漏极区域152、源极区域154和本体区域153。例如，每个半导体层150a和150b可以包括 在一端的漏极区域152和在另一端的源极区域154，并且可以包括在漏极区域152和源极 区域154四周的本体区域153。漏极区域152和源极区域154可以与本体区域153形成PN 结。第一位线120a可以公共连接到第一组半导体层150a的一端，并且第二位线120b 可以公共连接到第二组半导体层150b的一端。例如，第一位线120a可以被提供在第一组 半导体层150a之下并且在衬底110上的绝缘层115之上，而第二位线120b可以被提供在 第二组半导体层150b之下并且在衬底110之上。第一和第二位线120a和120b可以对应 于图1中所示的第一和第二位线BL1和BL2。第一位线120a可以通过第一接触插件155公共连接到第一组半导体层150a的漏 极区域152，而第二位线120b可以通过第一接触插件155公共连接到第二组半导体层150b 的漏极区域152。第一接触插件155可以穿透第一组半导体层150a和/或第二组半导体层 150b，并且可以在衬底110上垂直延伸。第一接触插件155可以直接接触第一组半导体层 150a和/或第二组半导体层150b的漏极区域152。至少一条公共电源线140可以被公共连接到半导体层150a和150b。例如公共电 源线140可以被提供在半导体层150a和150b的下面并且在第一和第二位线120a和120b 的上面。普通电源线140可以通过第二接触插件160公共连接到半导体层150a和150b的 源极区域154和本体区域153。例如，第二接触插件160可以穿透半导体层150a和150b并 且可以在衬底110上垂直延伸，从而接触源极区域154和本体区域153。第二接触插件160 可以在衬底110上垂直延伸穿过半导体层150a和150b。公共电源线140可以对应于图1 中所示的公共电源线。多个串选择栅电极170、至少一个地选择栅电极180、多个控制栅电极190可以被 提供在半导体层150a和150b的侧壁上并且可以在衬底110上垂直延伸。多条串选择线 125、多条字线130以及至少一条地选择线135可以被提供在半导体层150a和150b的下 面，并且在第一和第二位线120a和120b的上面。串选择线125可以被连接到串选择栅电 极170，字线130可以被连接到控制栅电极190，并且地选择线135可以被连接到地选择栅 电极180。多个存储介质185可以被提供在第一组半导体层150a和控制栅电极190之间，并且在第二组半导体层150b和控制栅电极190之间。例如，存储介质185可以包括在第一和 第二组半导体层150a和150b上面的多个隧道绝缘层181、在隧道绝缘层181上面的多个电 荷存储层182、以及在电荷存储层182上面的多个阻挡绝缘层183。存储介质185可以被提 供成包围控制栅电极190。电荷存储层182可以具有存储电荷的容量。例如，电荷存储层182可以是陷阱类 型并且包括，例如，氮化硅层、量子点或纳米晶。量子点或纳米晶由传导材料例如金属或半 导体的微粒形成。可代替地，电荷存储层182可以是浮置类型并且可以包括传导材料例如 掺杂杂质的多晶硅。多个串选择栅绝缘层165可以被提供在第一组半导体层150a和串选择栅电极170 之间，并且在第二组半导体层150b和串选择栅电极170之间。与存储介质185相类似，每 个串选择栅绝缘层165可以包括多个绝缘层161至163。但是，示例性实施例并不局限于 此，每个串选择栅绝缘层165可以包括绝缘层161至163中的一个或两个。多个地选择栅绝缘层175可以被提供在第一组半导体层150a和地选择栅电极180 之间，并且在第二组半导体层150b和地选择栅电极180之间。与存储介质185相类似，每 个地选择栅绝缘层175可以包括多个绝缘层171至173。但是，本实施例并不局限于此，每 个地选择栅绝缘层175可以包括绝缘层171至173中的一个或两个。根据示例性实施例，通过使用垂直连接结构可以简化半导体层150a和150b与信 号线，例如，第一和第二位线120a和120b、串选择线125、字线130、地选择线135以及公共 电源线140之间的连接。因此，由于不需要为了耦合信号线与半导体层150a和150b而排 列附加的引线结构，根据示例性实施例的非易失性存储器件可以被高度集成。可替代地，至少一条信号线，例如，第一和第二位线120a和120b、串选择线125、字 线130、地选择线135以及公共电源线140可以被排列在半导体层150a和150b之上。图14是根据示例性实施例的非易失性存储器件的电路图。图15是图14中所示 的非易失性存储器件的平面图。根据该示例性实施例的非易失性存储器件和图10至13中 所示的非易失性存储器件相类似，因此对其重复的描述将被省略。参考图14和15，公共电源线140可以与半导体层150a和150b的源极区域154和 本体区域153通过多个第二接触插件160a公共耦合。例如，第二接触插件160a可以被排 列在半导体层150a和150b的一个侧表面上，并且可以穿过半导体层150a和150b而在衬 底110上垂直延伸。第二接触插件160a的侧壁可以从半导体层150a和150b的一个侧表 面穿透源极区域154并且可以延伸进入本体区域153。这样，第二接触插件160a可以直接 接触源极区域154和本体区域153。图16是根据示例性实施例的非易失性存储器件的平面图。根据该示例性实施例 的非易失性存储器件和图10至13中所示的非易失性存储器件相类似，因此对其重复的描 述将被省略。参考图16，多个存储介质185可以被提供为线型(in line type)，以便延伸穿过 控制栅电极190，其在第一组半导体层150a和控制栅电极190之间，并且在在第二组半导 体层150b和控制栅电极190之间。因此，电荷存储层182的示例性实施例可以用陷阱类型 (trap type)代替浮置类型。多个串选择栅绝缘层165a和多个地选择栅绝缘层175a可以被提供成连接到存储介质185a。例如，可以排列在同一直线上的串选择栅绝缘层165a、存储介质185a和地选择 栅绝缘层175a，可以被互相连接并具有带状从而在相应的线内围绕控制栅电极190。串选 择栅绝缘层165a、存储介质185a和地选择栅绝缘层175a可以被整体形成从而填充半导体 层150a和150b之间的沟槽。图17是根据本创造性思路的另一个实施例的非易失性存储器件的电路图。根据 本实施例的非易失性存储器件可以对应于图1所示的非易失性存储器件的修改示例，因此 时其重复的描述将被省略。参考图17，至少一条位线BL1可以被公共连接到至少一个第一 NAND组NS1和至少 一个第二 NAND组NS2。第一和第二 NAND组NS1和NS2可以被排列成互相面对从而共享本 体。至少一条公共电源线CSL可以被公共连接到第一和第二 NAND组NS1和NS2。多条第一字线WLlo至WLno可以与第一 NAND组NS1公共耦合，并且多条第二字线 WLle至WLne可以与第二 NAND组NS2公共耦合。多条第一串选择线SSLlo至SSLmo可以与 第一 NAND组NS1公共耦合，并且多条第二串选择线SSLle至SSLme可以与第二 NAND组NS2 公共耦合。第一地选择线GSLo可以与第一 NAND组NS1公共耦合，并且第二地选择线GSLe 可以与第二 NAND组NS2公共耦合。第一串选择线SSLlo至SSLmo、第一字线WLlo至WLno、第一地选择线GSLo和公共 电源线CSL可以被排列在第一和第二 NAND组NS1和NS2的下面。第二串选择线SSLle至 SSLme、第二字线WLle至WLne、第二地选择线GSLe可以被排列在第一和第二 NAND组NS1和 NS2的上面。根据本实施例，可以通过单独操作第一和第二 NAND组NS1和NS2来提高数据处理 能力。可替代地，第一串选择线SSLlo至SSLmo和第二串选择线SSLle至SSLme可以被 排列在第一和第二 NAND组NS1和NS2的上面或下面，而不被互相分离，因此可以被例如图 2中所示的第一至第m串选择线SSL1至SSLm代替。同样，第一地选择线GSLo和第二地选 择线GSLe可以被排列在第一和二 NAND组NS1和NS2的上面或下面，而不被互相分离，因此 可以被例如图2中所示的地选择线GSL代替。在示例性实施例中，通过单独操作第一字线WLlo至WLno和第二字线WLle至 WLne，可以互相单独地操作第一 NAND组NS1的存储单元MC和第二 NAND组NS2的存储单元 MC。因此，在示例性实施例中，通过单独操作第一和第二 NAND组NS1和NS2也可以提高数 据处理能力。图18是根据示例性实施例的非易失性存储器件的透视图。图19是图18中所示 的非易失性存储器件的平面图。根据该示例性实施例的非易失性存储器件和图17所示的 结构相类似，可以结合对图10至13的描述进行描述。参考图18和19，位线120a和120b，或BL1至BL4可以通过第一接触插件155连 接到半导体层150a至150d。公共电源线140或CSL可以通过第二接触插件160连接到半 导体层150a至150d。第一控制栅电极190a可以被排列在半导体层150a至150d的一个侧表面上，第二 控制栅电极190b可以被排列在半导体层150a至150d的其它侧表面上。第一和第二控制 栅电极190a和190b可以被排列在半导体层150a至150d的相对立的侧表面上。第一和第二控制栅电极190a和190b可以被交替地排列穿过半导体层150a至150d。第一控制栅电极190a可以被公共连接到第一字线130a或WLlo至WLno，而第二控 制栅电极190b可以被公共连接到第二字线130b或WLle至WLne。第一字线130a或WLlo 至WLno可以被排列在半导体层150a至150d的下面，而第二字线130b或WLle至WLne可 以被排列在半导体层150a至150d的上面。第一串选择栅电极170a可以被排列在半导体层150a至150d的一个侧表面上，而 第二串选择栅电极170b可以被排列在半导体层150a至150d的其它侧表面上。第一和第 二串选择栅电极170a和170b可以被排列在半导体层150a至150d的相对立的侧表面上。 第一和第二串选择栅电极170a和170b可以被交替地排列穿过半导体层150a至150d。第一串选择栅电极170a可以被公共连接到第一串选择线125a或SSLlo至SSLmo， 而第二串选择栅电极170b可以被公共连接到第二串选择线125b或SSLle至SSLme。第一 串选择线125a或SSLlo至SSLmo可以被排列在半导体层150a至150d的下面，而第二串选 择线125b或SSLle至SSLme可以被排列在半导体层150a至150d的上面。第一地选择栅电极180a可以被排列在半导体层150a至150d的一个侧表面上，而 第二地选择栅电极180b可以被排列在半导体层150a至150d的其它侧表面上。第一和第 二地选择栅电极180a和180b可以被排列在半导体层150a至150d的相对立的侧表面上。 第一和第二地选择栅电极180a和180b可以被交替地排列穿过半导体层150a至150d。第一地选择栅电极180a可以被公共连接到第一地选择线135a或GSLo，而第二地 选择栅电极180b可以被公共连接到第二地选择线135b或GSLe。第一地选择线135a或 GSLo可以被排列在半导体层150a至150d的下面，而第二地选择线135b或GSLe可以被排 列在半导体层150a至150d的上面。表2示出了图18和19所示的非易失性存储器件的1/2位操作。[表 2] 在1/2位操作中，数据可以被存储在与第一字线WLo耦合的存储单元MC中。在示 例性实施例中，位线BL、第一字线WLo、第一串选择线SSLo、第一地选择线GSLo、和公共电源 线CSL的操作和表1中描述的操作相同。但是，在1/2位操作中，可以施加截止电压Voff 到第二字线WLe、第二串选择线SSLe、和第二地选择线GSLe。表3示出了图18和19所示的非易失性存储器件的2/2位操作。[表 3] 在2/2位操作中，数据可以被存储在与第二字线WLe耦合的存储单元MC中。在该 情况下，位线BL、第二字线WLe、第二串选择线SSLe、第二地选择线GSLe、和公共电源线CSL 的操作和表1中描述的操作相同。但是，在2/2位操作中，可以施加截止电压Voff到第一 字线WLo、第一串选择线SSLo、和第一地选择线GSLo。利用参考表2和3所描述的上述操作，至少两个位的数据可在单位单元(ina unit cell)被处理。因此，根据示例性实施例的非易失性存储器件可以支持多位操作。图20是根据本发明精神的另一个实施例的非易失性存储器件的电路图。根据本 实施例的非易失性存器件可以使用图1中所示的非易失性存储器件，因此对其重复的描述 可以被省略。参考图20，多个NAND块，例如，第一和第二 NAND块NB1和NB2可以彼此层叠。可 以根据非易失性存储器件的容量适当选择NAND块的数量，即第一和第二 NAND块NB1和NB2 的数量，并且本实施例不受NAND块的数量的限制。可以结合图1的描述来描述第一和第二 NAND块NB1和NB2中的层叠NAND单元阵列和信号线。但是，位线BL和公共电源线CSL可 以被公共连接到第一和第二 NAND块NB1和NB2中的第一至第iNAND串NL1至NLi。图21是根据示例性实施例的非易失性存储器件的透视图。根据本示例性实施例 的非易失性存储器件可以使用图19所示的非易失性存储器件。参考图21，第一和第二 NAND块NB1和NB2可以被层叠在衬底110上。可以结合图
2110至13的描述来描述第一和第二 NAND块NB1和NB2的结构。第一和第二 NAND块NB1和 NB2的第一接触插件155可以互相垂直连接。并且，第一和第二 NAND块NB1和NB2的第二 接触插件160也可以互相垂直连接。然而，第一NAND块NB1中的串选择线125、字线130和地选择线135可以通过绝缘 层115而与第二 NAND块NB2中的串选择线125、字线130和地选择线135分隔开。因此，第 一和第二 NAND块NB1和NB2被单独形成，并且可以通过在形成串选择线125、字线130和地 选择线135的工序中减小纵横比来提高制造可靠性。图22是根据示例性实施例的非易失性存储器件的电路图。根据该示例性实施例 的非易失性存储器件可以对应于图20所示的非易失性存储器件的修改示例，因此对其重 复的描述将被省略。参考图22，可以提供各公共电源线CSL，各公共电源线CSL可以在第一和第二 NAND 块NB1和NB2之间分开。图23至26是描述用于根据示例性实施例制造非易失性存储器件的方法的截面 图。参考图23，在衬底110上可以形成绝缘层115，并且在绝缘层115上可以形成位线 120a。在位线120a上可以形成中间绝缘层122的第一部分，并且在中间绝缘层122的第一 部分上可以形成串选择线125、字线130、地选择线135和公共电源线140。在串选择线125、 字线130、地选择线135和公共电源线140上可以进一步覆盖形成中间绝缘层122的第二部 分。中间绝缘层122被图示为单层，但其可以包括多个绝缘层的层叠结构。参考图24，多个第一半导体层150a可以通过在其间插入中间绝缘层122的第三部 分来层叠。各第一半导体层150a可以是单晶外延层或多晶层。参考图25，漏极区域152和源极区域154可以通过用杂质掺杂第一半导体层150a 来形成。在漏极区域152中可以形成穿透第一半导体层150a的第一和第二接触孔153和 156，从而分别暴露位线120a和公共电源线140。此外，可以形成穿透中间绝缘层154并且 延伸穿过第一半导体层150a的第三接触孔157，从而暴露各第一半导体层150a的侧壁。第 三接触孔157可以暴露串选择线125、字线130和地选择线135。参考图26，可以形成第一接触插件155以填充第一接触孔153，并且可以形成第二 接触插件160以填充第二接触孔156。此外，可以在串选择线125上的第三接触孔157中形 成串选择栅绝缘层165和串选择栅电极170，可以在地选择线140上的第三接触孔157中形 成地选择栅绝缘层175和地选择栅电极180，并且可以在字线130上的第三接触孔157中形 成存储介质185和控制栅电极190。图27是根据示例性实施例的非易失性存储器件的透视图。根据该示例性实施例 的非易失性存储器件和图1所示的非易失性存储器件相类似，因此对其重复的描述可以被 省略。参考图27，核心电路单元270可以被提供在衬底210上。核心电路单元270可以 被提供在层叠NAND单元阵列250的下面与信号线230在相同水平或相似水平。核心电路单 元270和信号线230可以仅在层叠NAND单元阵列250下面互相连接。在示例性实施例中， 核心电路单元270和信号线230可以在层叠NAND单元阵列250的下面排列在相似水平，因 此可以简单地互相连接。
可替代地，至少一些信号线230可以排列在层叠NAND单元阵列250的上面。在示 例性实施例中，一些信号线230可以穿过层叠NAND单元阵列250连接到核心电路单元270。图28是根据示例性实施例的非易失性存储器件200的框图。例如，根据示例性实 施例的非易失性存储器件20可以0作为图27所示的非易失性存储器件的示例。参考图28，核心电路单元270包括控制逻辑271、行解码器272、列解码器273、读 出放大器(sense amplifier) 274和/或页缓冲器275。控制逻辑271可以与行解码器272、 列解码器273和/或页缓冲器275通信。行解码器272可以与层叠NAND单元阵列250通过 串选择线SSL、字线WL和/或地选择线GSL通信。列解码器273可以与层叠单元阵列250 通过位线BL通信。当信号从层叠NAND单元阵列250输出时，读出放大器274可以被连接 到列解码器273，而当信号传送到层叠NAND单元阵列250时，读出放大器274可以不被连接 到列解码器273。例如，控制逻辑271可以将行地址信号传输到行解码器272，并且行解码器272可 以对行地址信号进行解码并且通过串选择线SSL、字线WL和地选择线GSL将行地址信号传 输至层叠NAND单元阵列250。控制逻辑271可以将列地址信号传送到列解码器273或页缓 冲器275，并且列解码器273可以对列地址信号进行解码并且通过位线BL将列地址信号传 送到层叠NAND单元阵列250。层叠NAND单元阵列250的信号可以通过列解码器273被传 送到读出放大器274，可以被读出放大器274放大，并且可以通过页缓冲器275被传送到控 制逻辑271。图29是根据示例性实施例的存储卡400的示意图。参考图29，存储卡400可以包括外壳430中的控制器单元410和存储单元420。控 制单元410和存储单元420可以交换电子信号。例如，存储单元420和控制单元410可以 根据控制单元410的命令来交换数据。这样，存储卡400可以将数据存储在存储单元420 中或从存储单元420中读取数据。例如，存储单元420可以包括根据示例性实施例的至少一个非易失性存储器件。 这样的存储卡400可以用作各种移动设备的数据存储介质。例如，存储卡400可以包括多 媒体卡(MMC)或安全数据(SD)卡。图30是根据示例性实施例的电子系统500的框图。参考图30，电子系统500可以包括可以使用总线540互相通信的处理器单元510、 输入/输出(I/O)设备530和存储单元520。处理器单元51可以执行编程功能并且可以控 制电子系统500。I/O设备530可被用于将数据输入到电子系统500或从电子系统500输 出数据。电子系统500可以通过I/O设备530连接到外部设备例如个人计算机(PC)或网 络，从而可以与外部设备交换数据。存储单元520可以存储用来操作处理器单元510的代码和数据。例如，存储单元 420可以包括根据示例性实施例的至少一个非易矢性存储器件。例如，这样的电子系统500可被用于形成各种需要存储单元520的电子控制设备， 例如移动电话、MP3播放器、导航仪、固态盘(SSD)和家用电器。虽然上文通过参考各个示例性实施例详细展示并描述了实施例，但本领域技术人 员可以理解，在不脱离本申请权利要求书的精神和范围的情况下可以对各实施例在形式和 细节上进行各种变化。
权利要求
一种具有叠层结构的非易失性存储器件，该非易失性存储器件包括叠层NAND单元阵列，其具有至少一个NAND组，该至少一个NAND组包括多个NAND串；以及至少一条信号线，其与所述至少一个NAND组公共耦合。
2.如权利要求1所述的非易失性存储器件，还包括衬底，其中所述多个NAND串垂直层叠在该衬底上并且所述至少一条信号线是在该衬 底的上面。
3.如权利要求2所述的非易失性存储器件，其中所述至少一条信号线包括连接到所述 至少一个NAND组的一端的位线。
4.如权利要求3所述的非易失性存储器件，其中所述至少一条信号线还包括连接到所 述至少一个NAND组的另一端的至少一条公共电源线。
5.如权利要求3所述的非易失性存储器件，其中所述至少一条信号线还包括与所述至 少一个NAND组耦合的多条字线。
6.如权利要求5所述的非易失性存储器件，其中 每个所述NAND串包括多个存储单元，以及所述多条字线与所述至少一个NAND组的所述多个存储单元耦合。
7.如权利要求3所述的非易失性存储器件，其中所述至少一条信号线还包括与所述至 少一个NAND组耦合的多条串选择线。
8.如权利要求7所述的非易失性存储器件，其中 每个所述NAND串包括多个串选择晶体管，以及所述多条串选择线与所述至少一个NAND组的所述多个串选择晶体管耦合。
9.如权利要求3所述的非易失性存储器件，其中所述至少一条信号线还包括与所述至 少一个NAND组耦合的至少一条地选择线。
10.如权利要求9所述的非易失性存储器件，其中 每个所述NAND串包括至少一个地选择晶体管，以及所述至少一条地选择线与所述至少一个NAND组的所述至少一个地选择晶体管耦合。
11.如权利要求2所述的非易失性存储器件，其中所述至少一个NAND组包括以行排列 在所述衬底上的多个NAND组。
12.如权利要求11所述的非易失性存储器件，其中 所述至少一条信号线包括多条位线，以及所述多条位线连接到所述多个NAND组。
13.如权利要求12所述的非易失性存储器件，其中所述至少一条信号线还包括多条串选择线、多条字线、至少一条地选择线和一条公共 电源线，以及所述多条串选择线、所述多条字线、所述至少一条地选择线和所述公共电源线与所述 多个NAND组耦合。
14.如权利要求2所述的非易失性存储器件，其中所述至少一条信号线在该层叠NAND 单元阵列下面。
15.如权利要求14所述的非易失性存储器件，其中所述至少一条信号线通过所述衬底上的至少一个垂直插件与所述至少一个NAND组耦合。
16.如权利要求2所述的非易失性存储器件，其中所述至少一条信号线包括 至少一条位线，在所述层叠NAND单元阵列的下面并且在所述衬底的上面，以及 多条串选择线、多条字线、至少一条地选择线、和一条公共电源线，都在所述层叠NAND单元阵列的下面并且在所述至少一条位线的上面。
17.如权利要求2所述的非易失性存储器件，还包括在所述衬底上的核心电路单元，其中该核心电路单元电连接到所述至少一条信号线。
18.如权利要求17所述的非易失性存储器件，其中所述至少一条信号线在所述层叠NAND单元阵列的下面，以及所述核心电路单元和所述至少一条信号线仅在所述层叠NAND单元阵列的下面互相连接。
19.如权利要求18所述的非易失性存储器件，其中所述核心电路单元包括行解码器， 该行解码器连接到多条串选择线、多条字线和至少一条地选择线。
20.如权利要求18所述的非易失性存储器件，其中所述至少一条信号线包括至少一条位线，所述核心电路单元包括连接到所述至少一条 位线的列解码器。
21.如权利要求18所述的非易失性存储器件，其中所述核心电路单元包括 行解码器，连接到所述至少一条信号线的一部分，列解码器，连接到所述至少一条信号线的另一部分， 读出放大器，与所述列解码器耦合，页缓冲器，与所述读出放大器和所述列解码器之一耦合，以及 控制逻辑，与所述行解码器、列解码器和页缓冲器耦合。
22.如权利要求2所述的非易失性存储器件，其中 每个所述NAND串包括多个串选择晶体管，所述至少一条信号线包括连接到所述至少一个NAND组的一端的位线，以及与所述至 少一个NAND组的所述多个串选择晶体管耦合的多条串选择线，以及每个所述NAND串的所述多个串选择晶体管包括至少一个耗尽模式串选择晶体管。
23.如权利要求22所述的非易失性存储器件，其中所述至少一个NAND组的NAND串的 数量与每个所述NAND串的串选择晶体管的数量相等。
24.如权利要求23所述的非易失性存储器件，其中每个所述NAND串的所述多个串选择晶体管包括一个增强模式串选择晶体管和其它耗 尽模式串选择晶体管，以及所述至少一个NAND组的每个增强模式串选择晶体管与所述多条串选择线一一对应地 華禹合。
25.如权利要求22所述的非易失性存储器件，其中每个所述NAND串的串选择晶体管的 数量小于所述至少一个NAND组的NAND串的数量。
26.如权利要求22所述的非易失性存储器件，其中所述至少一个NAND组的NAND串的 数量是2k，每个所述NAND串的串选择晶体管的数量是m，其中m = 2Xk，k > 2。
27.如权利要求26所述的非易失性存储器件，其中所述每个NAND串的所述串选择晶体管包括k个增强模式串选择晶体管和k个耗尽模式串选择晶体管。
28.如权利要求27所述的非易失性存储器件，其中每个所述串选择线与所述至少一个 NAND组的2k—1个增强模式串选择晶体管耦合。
29.如权利要求2所述的非易失性存储器件，其中所述至少一个NAND组包括至少一个第一 NAND组和至少一个第二 NAND组，所述至少一 个第一 NAND组包括垂直层叠在所述衬底上的多个第一 NAND串，所述至少一个第二 NAND组 包括面对所述多个第一 NAND串排列的多个第二 NAND串，以及所述至少一条信号线在所述衬底上并与所述至少一个第一 NAND组和所述至少一个第 二 NAND组中的至少一个耦合。
30.如权利要求29所述的非易失性存储器件，其中所述至少一条信号线包括连接到所 述至少一个第一 NAND组和所述至少一个第二 NAND组的一些端的至少一条位线。
31.如权利要求30所述的非易失性存储器件，其中所述至少一条信号线还包括连接到 所述至少一个第一 NAND组和所述至少一个第二 NAND组的其它端的至少一条公共电源线。
32.如权利要求30所述的非易失性存储器件，其中所述至少一条信号线包括 多条第一字线，与所述至少一个第一 NAND组耦合；以及多条第二字线，与所述至少一个第二 NAND组耦合。
33.如权利要求32所述的非易失性存储器件，其中所述多条第一字线在所述层叠NAND单元阵列的下面，以及 所述多条第二字线在所述层叠NAND单元阵列的上面。
34.如权利要求30所述的非易失性存储器件，其中所述至少一条信号线还包括 多个第一串选择线，与所述至少一个第一 NAND组耦合；以及多个第二串选择线，与所述至少一个第二 NAND组耦合。
35.如权利要求34所述的非易失性存储器件，其中所述多个第一串选择线在所述层叠NAND单元阵列的下面，以及 所述多个第二串选择线在所述层叠NAND单元阵列的上面。
36.如权利要求30所述的非易失性存储器件，其中所述至少一条信号线还包括 至少一条第一地选择线，与所述至少一个第一 NAND组公共耦合；以及至少一条第二地选择线，与所述至少一个第二 NAND组公共耦合。
37.如权利要求36所述的非易失性存储器件，其中所述至少一条第一地选择线在所述层叠NAND单元阵列的下面，以及 所述至少一条第二地选择线在所述层叠NAND单元阵列的上面。
38.一种具有层叠结构的非易失性存储器件，该非易失性存储器件包括层叠在衬底上面的多个NAND块，其中每个所述NAND块包括如权利要求1所述的非易 失性存储器件，每个所述NAND块的所述多个NAND串垂直层叠在所述衬底上面，并且所述至 少一条信号线在所述衬底上面。
39.如权利要求38所述的非易失性存储器件，其中所述多个NAND块中最下面的NAND 块的至少一条信号线包括在所述最下面的NAND块的层叠NAND单元阵列下面且在所述衬底 上面的至少一条位线，并连接到所述最下面的NAND块的至少一个NAND组。
40.如权利要求39所述的非易失性存储器件，其中所述多个NAND块中的所述最下面的NAND块的所述至少一条信号线包括在所述最下面的NAND块的层叠NAND单元阵列下面 且在所述衬底上面的至少一条公共电源线，并连接到所述最下面的NAND块的所述至少一 个NAND组。
41.如权利要求39所述的非易失性存储器件，其中每个NAND块的所述至少一条信号线 包括多条串选择线、多条字线、至少一条地选择线和至少一条公共电源线。
42.一种具有层叠结构的非易失性存储器件，所述非易失性存储器件包括 至少一组半导体层；多个控制栅电极，在所述至少一组半导体层的至少一个侧表面上，所述多个控制栅电 极垂直延伸穿过所述至少一组半导体层；以及至少一条位线，公共连接到所述至少一组半导体层。
43.如权利要求42所述的非易失性存储器件，还包括衬底，其中所述至少一组半导体层垂直层叠在所述衬底上面，并且所述至少一条位线 在所述衬底上面。
44.如权利要求43所述的非易失性存储器件，还包括至少一个第一接触插件，将所述至少一条位线连接到所述至少一组半导体层。
45.如权利要求44所述的非易失性存储器件，其中所述至少一个第一接触插件穿透所 述至少一组半导体层并在所述衬底上垂直延伸。
46.如权利要求43所述的非易失性存储器件，还包括 多条字线，连接到所述多个控制栅电极。
47.如权利要求46所述的非易失性存储器件，其中所述至少一条位线在所述至少一组半导体层的下面并且在所述衬底的上面，以及 所述多条字线在所述至少一组半导体层和所述至少一条位线之间。
48.如权利要求43所述的非易失性存储器件，还包括多个存储介质，在所述多个控制栅电极和所述至少一组半导体层之间。
49.如权利要求48所述的非易失性存储器件，其中 所述多个存储介质包括多个隧道绝缘层，在所述至少一组半导体层的上面， 多个电荷存储层，在所述多个隧道绝缘层的上面，以及 多个阻挡绝缘层，在所述多个电荷存储层的上面。
50.如权利要求43所述的非易失性存储器件，还包括多个串选择栅电极，在所述至少一组半导体层的一个侧表面上并在所述衬底上垂直延 伸；以及多条串选择线，连接到所述多个串选择栅电极。
51.如权利要求50所述的非易失性存储器件，还包括至少一个地选择栅电极，在所述至少一组半导体层的一个侧表面上并且在所述衬底上 垂直延伸；以及至少一条地选择线，连接到所述至少一个地选择栅电极。
52.如权利要求51所述的非易失性存储器件，其中所述至少一条位线在所述至少一组半导体层的下面并且在所述衬底的上面，以及所述多条串选择线和所述至少一条地选择线在所述至少一组半导体层和所述至少一 条位线之间。
53.如权利要求43所述的非易失性存储器件，还包括 公共电源线，连接到所述至少一组半导体层。
54.如权利要求53所述的非易失性存储器件，其中所述至少一组半导体层包括源极区域和围绕所述源极区域的本体区域，以及 所述公共电源线连接到所述源极区域和所述本体区域。
55.如权利要求54所述的非易失性存储器件，还包括至少一个第二接触插件，穿透所述至少一组半导体层，并将所述公共电源线连接到所 述至少一组半导体层的所述源极区域和所述本体区域。
56.如权利要求43所述的非易失性存储器件，其中 所述多个控制栅电极包括多个第一控制栅电极，在所述至少一组半导体层的至少一个侧表面上，并且在所述衬 底上垂直延伸穿过所述至少一组半导体层，以及多个第二控制栅电极，在所述至少一组半导体层的另一个侧表面上与所述多个第一控 制栅电极相对，并且在所述衬底上垂直延伸穿过所述至少一组半导体层，以及 所述至少一条位线连接到所述至少一组半导体层。
57.如权利要求56所述的非易失性存储器件，还包括 多条第一字线，连接到所述多个第一控制栅电极；以及 多条第二字线，连接到所述多个第二控制栅电极。
58.如权利要求57所述的非易失性存储器件，其中所述多条第一字线在所述至少一组半导体层的下面并且在所述衬底的上面，以及 所述多条第二字线在所述至少一组半导体层的上面。
59.如权利要求56所述的非易失性存储器件，还包括多个第一串选择栅电极，在所述至少一组半导体层的一个侧表面上并且在所述衬底上 垂直延伸；以及多个第二串选择栅电极，排列在所述至少一组半导体层的另一个侧表面上与所述多个 第一串选择栅电极相对，并且在所述衬底上垂直延伸。
60.如权利要求59所述的非易失性存储器件，还包括 多个第一串选择线，连接到所述多个第一串选择栅电极；以及 多个第二串选择线，连接到所述多个第二串选择栅电极。
61.如权利要求60所述的非易失性存储器件，其中所述多个第一串选择线在所述至少一组半导体层的下面并且在所述衬底的上面，以及 其中所述多个第二串选择线在所述至少一组半导体层的上面。
62.如权利要求56所述的非易失性存储器件，还包括至少一个第一地选择栅电极，在所述至少一组半导体层的一个侧表面上且在所述衬底 上垂直延伸；以及至少一个第二地选择栅电极，排列在所述至少一组半导体层的另一个侧表面上与所述 至少一个第一地选择栅电极相对，并且在所述衬底上垂直延伸。
63.如权利要求62所述的非易失性存储器件，还包括至少一条第一地选择线，连接到所述至少一个第一地选择栅电极；以及 至少一条第二地选择线，连接到所述至少一个第二地选择栅电极。
64.如权利要求63所述的非易失性存储器件，其中所述至少一条第一地选择线在所述至少一组半导体层的下面并且在所述衬底的上面，以及其中所述至少一条第二地选择线在所述至少一组半导体层的上面。
65.如权利要求56所述的非易失性存储器件，还包括连接到所述至少一组半导体层的 公共电源线。
66.如权利要求56所述的非易失性存储器件，其中所述至少一组半导体层包括以行排 列在所述衬底上的多组半导体层。
67.如权利要求66所述的非易失性存储器件，其中所述至少一条位线包括在所述多组 半导体层的下面并且在所述衬底的上面的多条位线。
68.一种存储卡，包括包括权利要求1所述的非易失性存储器件的存储单元；以及 配置成控制所述存储单元的控制器单元。
69.一种电子系统，包括包括权利要求1所述的非易失性存储器件的存储单元； 通过总线与所述存储单元通信的处理器单元；以及 与所述总线通信的输入/输出设备。
全文摘要
提供了具有层叠结构的非易失性存储器件以及包括该非易失性存储器件的存储卡和电子系统。非易失性存储器件可以包括衬底。层叠NAND单元阵列可以具有至少一个NAND组，每个NAND组可以包括垂直层叠在衬底上面的多个NAND串。至少一条信号线可以排列在衬底上从而与所述至少一个NAND组公共耦合。
文档编号H01L27/115GK101853858SQ20101017172
公开日2010年10月6日 申请日期2010年1月14日 优先权日2009年1月14日
发明者崔相武, 庆龙九, 成政宪, 朴允童, 李太熙, 金元住 申请人:三星电子株式会社