专利名称：半导体基板的制造方法及半导体结构的制造方法
技术领域：
本发明是有关于一种半导体基板的制造方法及半导体结构的制造方法，且特别是 有关于一种具有贯孔的半导体基板的制造方法及半导体结构的制造方法。
背景技术：
在半导体基板的制作过程中，请参照图IA至1K，其绘示传统半导体结构的制造方 法示意图。首先，如图IA所示，以微影工艺(photolithography)形成盲孔(blind hole) 12 于基材14上，盲孔12延伸至基材14的第一面16。然后，如图IB所示，形成导电层18于基 材14的第一面16及盲孔12内；然后，如图IC所示，形成介电材料20填满盲孔12及覆盖 导电层18。然后，如图ID所示，以磨削(grinding)方式移除位于基材14的第一面16的介 电材料20及导电层18，以露出基材14的第一面16。然后，如图IE所示，以微影工艺形成环 状盲孔22环绕位于盲孔12内的孔导电层18a。然后，如图IF所示，形成介电材料M填满 环状盲孔22覆盖导电层18露出的基材14的第一面16。然后，如图IG所示，以磨削方式移 除位于基材14的第一面16的介电材料24，以露出基材14的第一面16。然后，如图IH所 示，以微影工艺于二孔导电层18a之间形成环状盲孔沈，其中环状盲孔沈延伸至基材14的 第一面16。然后，如第II图所示，基材14以第一面16贴附于载板观上。然后，如图IJ所 示，从相对于第一面16的第二面30，磨削基材14，以露出孔导电层18a及环状盲孔26。然 后，如图IK所示，移除被环状盲孔沈环绕的孤立基材14a(绘示于图1J)，以露出贯孔32。 然后，可设置芯片于贯孔32内并形成至少一层电路结构，以形成半导体结构。然而，上述步骤中，需要至少三道磨削步骤及至少三道微影工艺，导致制作时间 长、生产效率差。
发明内容
本发明有关于一种半导体基板的制造方法及半导体结构的制造方法，可减少执行 磨削步骤的次数及减少微影工艺的次数，以节省制作时间、提升生产效率。根据本发明的第一方面提出一种半导体基板的制造方法。制造方法包括以下步 骤提供一基材，基材具有一第一贯孔(through hole)及相对的一第一面与一第二面；压 合(laminating) —介电结构于基材上，其中介电结构包括一第一子介电结构、一第二子介 电结构及一贯孔介电结构，第一子介电结构形成于第一面、第二子介电结构形成于第二面 且贯孔介电结构形成于第一贯孔内；形成一第二贯孔至少贯穿贯孔介电结构；以及，形成 一导电材料于第二贯孔内。根据本发明的第二方面提出一种半导体结构的制造方法。制造方法包括以下步 骤。提供一基材，基材具有一组件贯孔、一第一贯孔及相对的一第一面与一第二面；设置该 基材于一载板上；设置一半导体组件于组件贯孔内，其中半导体组件具有一接垫且半导体 组件邻近于载板；移除载板；压合一第一介电结构于基材上，其中第一介电结构包括一第 一子介电结构、一第二子介电结构及一贯孔介电结构，第一子介电结构形成于第一面、第二子介电结构形成于第二面且贯孔介电结构形成于第一贯孔内；形成一第二贯孔至少贯穿贯 孔介电结构，其中贯孔介电结构具有对应第二贯孔的一第一内侧壁；形成一第一开孔于第 二子介电结构，其中半导体组件的接垫从第一开孔露出；形成一图案化导电层于第一子介 电结构、第一内侧壁及第二子介电结构上。为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合附 图，作详细说明如下
图IA至IK绘示传统半导体结构的制造方法示意图。图2绘示依照本发明第一实施例的半导体基板的制造方法流程图。图3A至3D绘示依照本发明第一实施例的半导体基板的制造示意图。图4A至4B绘示依照本发明第一实施例的半导体结构的制造方法流程图。图5A至5M绘示依照本发明第一实施例的半导体结构的制造示意图。图6绘示图5A的基材的上视图。图7绘示本发明一实施例中半导体组件的另一种设置型态示意图。图8绘示依照本发明第二实施例中黏胶的另一种形成型态示意图。图9A至9B绘示依照本发明第三实施例的半导体结构的制造示意图。图10绘示依照本发明第三实施例中黏胶的另一种形成型态示意图。主要组件符号说明12 盲孔14、102、202 基材14a:孤立基材16、106、206 第一面18:导电层18a:孔导电层20、24:介电材料22,26 环状盲孔28 载板30、108、208 第二面32 贯孔100 半导体基板104、204:第一贯孔110:介电结构110a、210a 第一子介电结构110b、210b 第二子介电结构110c、210c 贯孔介电结构112、212:第二贯孔114:导电材料200 半导体结构
216 组件贯孔218 黏贴层220:载板220a 组件承载面222、236、322、336:黏胶224,254 半导体组件226 接垫226a、228b 外表面228 保护层228a 保护层开孔230:第二内侧壁232 SM234:背面238 交接处210:第一介电结构M0:第一内侧壁M2:图案化导电层242a:第一子导电层242b:第二子导电层242al、242bl —部分242c:贯孔导电结构M4:第二介电结构2妨第一开孔248 第二开孔250 表面处理层252:电性接点256 第三开孔258 主动表面SPl 环状空间S102-S108 步骤S202-S228 步骤
具体实施例方式第一实施例请同时参照图2及图3A至3D，图2绘示依照本发明第一实施例的半导体基板的制 造方法流程图，图3A至3D绘示依照本发明第一实施例的半导体基板的制造示意图。于步骤S102中，如图3A所示，提供基材102。基材102具有多个第一贯孔104及 相对的第一面106与第二面108，第一贯孔104延伸于第一面106与第二面108之间。第一 贯孔104可应用机械方法形成，例如是应用机械鑽孔(drilling)或机械冲孔(pressing)
6形成。或者，第一贯孔104亦可应用化学方法形成，例如是应用蚀刻(etching)方式形成。基材102的材质可以是导电材料、半导体材料、介电材料等。其中，导电材料例如 是金属，半导体材料例如是硅晶质。然后，于步骤S104中，如图;3B所示，压合介电结构110于基材102上。其中，介电 结构Iio包括第一子介电结构110a、第二子介电结构IlOb及贯孔介电结构110c。第一子 介电结构IlOa形成于基材102的第一面106、第二子介电结构IlOb形成于基材102的第二 面108且贯孔介电结构IlOc形成于第一贯孔104(图;3B仅绘示单个)内。较佳但非限定 地，贯孔介电结构IlOc填满整个第一贯孔104。此处的介电结构110可以是高分子材料、感 光材料或非感光材料。本步骤S104中，可不需磨削介电结构110。进一步地说，在适当地控制介电结构 110的形成工艺下，使介电结构110的厚度介于一预期范围内，在此情况下，即可省略磨削步骤。然后，于步骤S106中，如图3C所示，形成第二贯孔112贯穿第一子介电结构110a、 贯孔介电结构IlOc及第二子介电结构110b。然后，于步骤S108中，如图3D所示，应用电镀技术，形成导电材料114于第二贯孔 112内，使导电材料114与第二贯孔112成为导通机制(interconnection)。至此，完成半 导体基板100。较佳但非限定地，导电材料114填满整个第二贯孔112。此外，导电材料114 例如是铜(Cu)。在另一实施方面中，可应用例如是刀具或激光切割技术，切割半导体基板100以 形成多个半导体基板单元。本实施例所完成的半导体基板100可作为半导体结构的基板(substrate)或中间 层(interposer)。进一步地说，半导体基板100可做为承载板，半导体组件(例如是芯片) 及数层半导体结构(例如是介电层、图案化导电层等)可设置或形成于半导体基板100中 一面或相对二面上，以形成半导体结构。第二实施例请同时参照图4A至4B及图5A至5M，图4A至4B绘示依照本发明第一实施例的半 导体结构的制造方法流程图，图5A至5M绘示依照本发明第一实施例的半导体结构的制造 示意图。于图4A的步骤S202中，如图5A所示，提供基材202。基材202具有组件贯孔216、 多个第一贯孔204、相对的第一面206与第二面208以及对应组件贯孔216的第二内侧壁 230。第一贯孔204延伸于第一面206与第二面208之间。组件贯孔216及第一贯孔204 的形成方法相似于第一实施例的第一贯孔104的形成方法，在此不再重复赘述。请参照图6，其绘示图5A的基材的上视图，由图6可知，该些第一贯孔204邻近且 环绕组件贯孔216，然此非用以限制本发明，第一贯孔204亦可仅邻近组件贯孔216的至少 一侧设置。然后，于步骤S204中，如图5B所示，设置基材202于具有黏贴层218的载板220 上。其中，基材202的第二面208贴向黏贴层218。此外，载板220具有组件承载面220a， 组件承载面220a从组件贯孔216露出。接下来可应用多种方法来设置半导体组件224于组件贯孔216内，以下说明其中
7一种方法，其经由黏胶222(绘示于图5D)将半导体组件2M设置于组件贯孔216内。于其 它实施方面中，可应用卡合方式将半导体组件2M紧配于组件贯孔216内。例如，半导体组 件224的外径略大于组件贯孔216，在此情况下可使半导体组件2 紧配于组件贯孔216 内。于步骤S206中，如图5C所示，设置半导体组件2M于从组件贯孔216露出的组件 承载面220a上。其中，半导体组件224包括保护层228、多个接垫2 及主动表面258，接 垫2 设于主动表面258上且埋入黏贴层218内，如图5C中放大示意图所示，如此可使半 导体组件2M紧贴于黏贴层218且使接垫2 邻近基材202的第二面208的侧，即接垫2 与基材202的第二面208大致上朝向同一方向。保护层2 覆盖接垫226的一部分，而接 垫226的另一部分从保护层228的保护层开孔228a露出，以作为对外电性连接之用。此外，图5C中放大示意图所示，半导体组件2M的主动表面258与基材202的第二 面208大致上齐平，在此情况下，半导体组件224的接垫2 及保护层2 突出于基材202 的第二面208。由于半导体组件2M的接垫2 及保护层2 的厚度甚薄，使后续覆盖基材 202的第二面208、半导体组件224的接垫2 及保护层228的一结构(如图5F的第二子 介电结构210b)大致上共平面；或该结构中对应接垫2 及保护层228的一部分仅略微突 起，形成于该结构的该部分(略微突起处)上的结构层并不会受到该略微突起的外形的影 响。于其它实施方面中，半导体组件224的接垫226的外表面226a (外表面226a绘示于图 5C)或保护层228的外表面228b (外表面228b绘示于图5C)亦可与基材202的第二面208 大致上齐平的方式设置于组件贯孔216内。然后，在步骤S208中，如图5D所示，形成黏胶222连接半导体组件2M的侧面232 及基材202的第二内侧壁230，藉以将半导体组件224固定于组件贯孔216内。由于步骤 S206中接垫2 埋入黏贴层218而受到保护，故黏胶222无法污染到接垫226。然，于其 它实施方面中，在适当地控制黏胶222的胶量或选择适当的黏胶材质的情况下，即使步骤 S206中接垫2 未埋入黏贴层218，接垫2 亦不至于受到黏胶222的污染。虽然本实施例的半导体组件224以接垫2 贴向黏贴层218为例说明，然于一实 施例中，请参照图7，其绘示本发明一实施例中半导体组件的另一种设置型态示意图。半导 体组件2M的接垫2 亦可背向黏贴层218，即半导体组件224以其相对于接垫2 的背面 234贴向黏贴层218。此外，图7的实施方面中，半导体组件224的接垫226与基材202的 第一面206的对齐方式相似于步骤S206的说明，在此不再重复赘述。虽然本实施例以黏胶222连接半导体组件224的侧面232与基材202的第二内侧 壁230为例说明，然此非用以限制本发明。于另一种实施方面中，请参照图8，其绘示依照本 发明第二实施例中黏胶的另一种形成型态示意图。黏胶236形成于组件承载面220a与基 材202的第二内侧壁230的交接处238，如此可节省黏胶236的用量，降低材料成本。
黏胶236可以环状方式形成于交接处238，即黏胶236可形成于整个交接处238而 形成环状外形；或者，于其它实施方面中，黏胶236亦可包括多个子黏胶，其分离地形成于 交接处238的不同位置。此外，相似于图8中黏胶236形成于交接处238的方式，于其它实施方面中，图7 中黏胶222亦可形成于组件承载面220a与基材202的第二内侧壁230的交接处238。然后，于步骤S210中，移除如图5D所示的载板220，以露出半导体组件2 的接垫226。然后，可倒置基材202及半导体组件224，使半导体组件2M的接垫2 朝上，如图 5E所示，然此非用以限制本发明。于其它实施方面中，可视机台操作模式而不倒置基材202 及半导体组件224。然后，于步骤S212中，如图5F所示，压合第一介电结构210于基材202上。其中， 第一介电结构210包括第一子介电结构210a、第二子介电结构210b及贯孔介电结构210c。 第一子介电结构210a形成于基材202的第一面206、第二子介电结构210b形成于基材202 的第二面208且贯孔介电结构210c形成于第一贯孔204内。较佳但非限定地，且贯孔介电 结构210c填满整个第一贯孔204。在图8的实施方面中，第一介电结构210可填满半导体组件224的侧面232与基 材202的第二内侧壁230之间的环状空间SPl。然后，于步骤S214中，形成如图5G所示的第二贯孔212贯穿第二子介电结构 210b、第一子介电结构210a及贯孔介电结构210c。其中，第二贯孔212形成后，贯孔介电结 构210c形成对应第二贯孔212的第一内侧壁M0。然后，于步骤S216中，形成如图5G所示的多个第一开孔M6于第二子介电结构 210b。其中，半导体组件224的接垫2 从对应的第一开孔246露出。在一实施方面中，步骤S214及S216于同一工艺中一并完成。然后，于图4B的步骤S218中，如图5H所示，形成图案化导电层242于第一子介电 结构210a、第一内侧壁240及第二子介电结构210b上。其中，图案化导电层242包括彼此 电性连接的第一子导电层242a、贯孔导电结构M2c及第二子导电层M2b。第一子导电层 对加形成于第一子介电结构210a上、贯孔导电结构M2c形成于贯孔介电结构210c的第一 内侧壁240上而第二子导电层M2b形成于第二子介电结构210b上。较佳但非限定地，贯 孔导电结构填满整个第二贯孔212。此外，图案化导电层M2的材质例如是铜。于本步骤S218中，可应用化学气相沈积、无电镀法、电解电镀 (electrolyticplating)、印刷、旋涂、喷涂、溅镀(sputtering)或真空沈积法(vacuum deposition)形成一导电材料覆盖第一子介电结构210a、第一内侧壁240及第二子介电结 构210b。其中，该导电材料的一部分填满整个第二贯孔212。然后，应用图案化技术，图案 化该导电材料，以形成如图5H所示的图案化导电层M2。上述图案化技术例如是微影工 艺、化学蚀亥Ij (chemical etching)、激光钻孔(laser drilling)或机械钻孑L (mechanical drilling)。当该导电材料以电镀技术完成时，在该导电材料形成之前，可应用无电镀法 (electroless plating)形成一种子层(seed layer)覆盖第一子介电结构210a、第一内侧 壁240及第二子介电结构210b。然后，再电镀铜金属覆盖整个种子层(即覆盖第一子介电 结构210a、第一内侧壁240及第二子介电结构210b)。于另一实施方面的步骤S218中，于该导电材料形成之后，可进行平坦化处理，例 如是利用磨削(grinding)或化学机械研磨(Chemical Mechanical Planarization, CMP) 等方法来平面化覆盖于第一子介电结构210a的导电材料及平面化覆盖于第二子介电结构 210b的导电材料，然后再对平面化后的该导电材料进行图案化，以形成图案化导电层M2。然后，于步骤S220中，如图51所示，形成第二介电结构244于第一子导电层对加及第二子导电层M2b上。其中，第二介电结构244具有多个第二开孔248及多个第三开孔 256，第二子导电层M2b的一部分M2bl从第二开孔248露出，而第一子导电层对加的一 部分242al从第三开孔256露出。然后，于步骤S222中，如图5J所示，应用电镀、蚀刻、无电镀法或微影工艺等技术， 形成表面处理层(surface finishing) 250于第二子导电层M2b中露出的部分M2bl上及 第一子导电层对加中露出的部分242al上。表面处理层250可保护第二子导电层M2b中 露出的部分M2bl及第一子导电层对加中露出的部分。此外，表面处理层250亦可 增进后续形成于其上的电性接点的结合性。表面处理层250例如是底部凸块金属(Under Bump Metal，UBM)。在其它实施方 面中，表面处理层250可以是单层结构或多层结构，其材质至少包括化锡(immersion Sn)、 化银(immersion Ag)、化学镍金(ENIG)、镀铜、镀铁、镀镍或有机焊膜(OSP)；或者，表面处 理层250亦可由镍(Ni)、钯(Pd)及金(Au)所构成的群组所组成。然后，于步骤S2M中，如图涨所示，形成电性接点252于位于第一子导电层 对加上的表面处理层250上。其中，电性接点252例如是焊球(solder ball)、导电柱 (conductive pillar)或凸块(bump)。然后，于步骤中，如图5L所示，堆栈半导体组件254于位于第二子导电层 M2b上的表面处理层250上。其中，半导体组件邪4例如是覆晶(flip chip)。然后，于步骤中，如图5M所示，可应用刀具或激光切割技术，至少切割第二介 电结构M4、基材202及第一介电结构210，以形成多个半导体结构100。在另一实施方面 中，切割步骤亦可于步骤之前完成。第三实施例第三实施例中与第二实施例相同之处沿用相同标号，在此不再赘述。第三实施例 中半导体结构的制造方法与第二实施例中半导体结构的制造方法不同之处在于，第三实施 例的半导体结构的制造方法中，黏胶的形成时机于半导体组件设置之前完成，即图4A中步 骤S206及S208对调。以下以图4A至4B的流程图并搭配图9A至9B来说明第三实施例的半导体结构的 制造方法，图9A至9B绘示依照本发明第三实施例的半导体结构的制造示意图。第三实施 例的步骤S202及S204相似于第二实施例，在此不重复赘述。于步骤S204之后，进入步骤S208，如图9A所示，形成黏胶322于载板220的组件 承载面220a上。较佳但非限定地，黏胶322覆盖整个组件承载面220a ；或形成于组件承载 面220a的中间部分，如此可节省黏胶322用量。于另一实施方面中，请参照图10，其绘示依照本发明第三实施例中黏胶的另一种 形成型态示意图。黏胶336可形成于载板220的组件承载面220a与第二内侧壁230的交 接处238。由于黏胶336仅形成于交接处238而非覆盖整个组件承载面220a，因此可避免 后续配置的半导体组件2M上的接垫2 被黏胶336污染。然后，进入步骤S206，图9B所示，设置半导体组件2M于组件贯孔216内。其中， 半导体组件2 具有相对于接垫226的背面234，半导体组件224以其背面234黏贴于黏 胶322上。此外，于图10的实施方面中，由于黏胶236仅形成于交接处238，故半导体组件 224可以背面234或以具有接垫226的侧贴向载板220。
接下来的步骤相似于第二实施例的步骤S210至S2M，在此不再重复赘述。本发明上述实施例的半导体基板的制造方法及半导体结构的制造方法，可减少执 行磨削步骤的次数及减少微影工艺的次数，以节省制作时间、提升生产效率。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发 明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动 与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种半导体基板的制造方法，包括提供一基材，该基材具有一第一贯孔及相对的一第一面与一第二面； 压合一介电结构于该基材上，其中该介电结构包括一第一子介电结构、一第二子介电 结构及一贯孔介电结构，该第一子介电结构形成于该第一面、该第二子介电结构形成于该 第二面且该贯孔介电结构形成于该第一贯孔内； 形成一第二贯孔至少贯穿该贯孔介电结构；以及 形成一导电材料于该第二贯孔内。
2.如权利要求1所述的制造方法，其中于形成该导电材料的该步骤中，该导电材料填 满该第二贯孔。
3.一种半导体结构的制造方法，包括提供一基材，该基材具有一组件贯孔、一第一贯孔及相对的一第一面与一第二面； 设置该基材于一载板上；设置一半导体组件于该组件贯孔内，其中该半导体组件具有一接垫，该半导体组件邻 近于该载板； 移除该载板；压合一第一介电结构于该基材上，其中该第一介电结构包括一第一子介电结构、一第 二子介电结构及一贯孔介电结构，该第一子介电结构形成于该第一面、该第二子介电结构 形成于该第二面且该贯孔介电结构形成于该第一贯孔内；形成一第二贯孔至少贯穿该贯孔介电结构，其中该贯孔介电结构具有对应该第二贯孔 的一第一内侧壁；形成一第一开孔于该第二子介电结构，其中该半导体组件的该接垫从该第一开孔露 出；以及形成一图案化导电层于该第一子介电结构、该第一内侧壁及该第二子介电结构上。
4.如权利要求3所述的制造方法，其中于形成该图案化导电层的该步骤中，该图案化 导电层包括一第一子导电层、一贯孔导电结构及一第二子导电层，该第一子导电层形成于 该第一子介电结构上、该贯孔导电结构形成于该第一内侧壁上而该第二子导电层形成于该 第二子介电结构上，该制造方法更包括形成一第二介电结构于该第一子导电层及该第二子介电结构上，其中该第二介电结构 具有一第二开孔，该第二子导电层的一部分从该第二开孔露出。
5.如权利要求4所述的制造方法，其中于形成该第二介电结构的该步骤之后，该制造 方法更包括形成一表面处理层于该第二子导电层中露出的该部分上。
6.如权利要求4所述的制造方法，其中该第二介电结构具有一第三开孔，该第一子导 电层的一部分从该第三开孔露出。
7.如权利要求3所述的制造方法，其中于设置该半导体组件于该组件贯孔内的该步骤 中，该半导体组件的该接垫面向或背向该载板；于设置该半导体组件于该组件贯孔内的该步骤之后，该制造方法更包括 形成一黏胶于该组件贯孔内，以固设该半导体组件。
8.如权利要求7所述的制造方法，其中于提供该基材的该步骤中，该基材具有对应于该组件贯孔的一第二内侧壁，于设置该半导体组件于该组件贯孔内的该步骤之后，该制造 方法更包括形成一黏胶连接该半导体组件的侧面及该第二内侧壁。
9.如权利要求7所述的制造方法，其中于设置该基材于该载板的该步骤中，该载板具 有一组件承载面，该组件承载面从该组件贯孔露出；于提供该基材的该步骤中，该基材具有对应于该组件贯孔的一第二内侧壁；以及 于设置该半导体组件于该组件贯孔内的该步骤之后，该制造方法更包括 形成一黏胶于该组件承载面与该第二内侧壁的交接处。
10.如权利要求3所述的制造方法，其中于于设置该基材于该载板的该步骤中，该载板 具有一黏贴层；于设置该半导体组件于该组件贯孔的该步骤中，该半导体组件的该接垫埋 入该黏贴层内。
11.如权利要求3所述的制造方法，其中于提供该基材的该步骤中，该基材具有数个第 一贯孔，该些第一贯孔邻近该组件贯孔设置。
全文摘要
一种半导体基板的制造方法及半导体结构的制造方法。半导体基板的制造方法包括以下步骤。首先，提供基材，基材具有第一贯孔及相对的第一面与第二面。然后，压合介电结构于基材上，其中介电结构形成于第一面、第二面及第一贯孔内。然后，形成第二贯孔贯穿介电结构中位于第一贯孔上的部分。然后，形成导电材料于第二贯孔内。
文档编号H01L21/48GK102097300SQ201010550488
公开日2011年6月15日 申请日期2010年11月10日 优先权日2010年11月10日
发明者府玠辰, 欧英德 申请人:日月光半导体制造股份有限公司