专利名称：用于集成电路的电感器及方法
技术领域：
本发明涉及集成电路领域，并且更具体地，涉及具有包括电感器的无源元件的集成电路。
背景技术：
集成电路通常并不仅仅包括有源器件(晶体管)的组合，而且还包括有源器件与例如电阻器、电容器和电感器的无源器件的互连。电阻器作为集成电路的一部分相对容易形成，其物理尺寸通常与有源器件的物理尺寸相当。类似地，用于形成作为集成电路的一部分且具有相对较低电容的相对小尺寸电容器的技术是已知的。按往常来说，具有较大电容的电容器以及电感器一般并不作为集成电路的一部分，而是被合并在集成电路芯片之外的无源电路中并在需要时耦合到该芯片。在许多这种电路中，集成电路是到目前为止整体电路中最小的部分，并且与该芯片之外的无源器件的尺寸相比是相对较矮小的。进一步地，至无源器件的必要连接通常要求大量增加位于集成电路上的输入和输出引脚的数目，这又增大了所需芯片的尺寸。最近以来尽管以相当大的芯片面积为代价，但已将一些电感器作为集成电路的一部分而形成在芯片上。特别地，无论是形成在集成电路上还是作为单独无源电路的一部分， 通常将电感器形成为在此所称作的二维结构，即，形成为与平行于芯片的一面的平面绝缘且处在该平面中的螺旋形绕组。在至少一些情况下还提供了绕组的第二和第三层，每个均与另一个绝缘并通过贯通绝缘层的通孔而互连。图1是包括位于无源电路22上的集成电路20的倒装芯片组件的RF收发器电路的面视图，其每一个均包括这种二维电感器。特别地，该集成电路20包括两个二维电感器 24并且该无源电路22也包括两个二维电感器26。显然集成电路上的二维电感器M占据了芯片面积的主要部分，这不仅是因为它们的尺寸还因为由此所产生的磁场可能对太接近这些电感器的线性电路产生不利影响。类似地，电感器沈利用与整个集成电路本身同样大小，或者或许甚至比其更大的区域。这个组装的最终结果是将1.91毫米X 1.91毫米的集成电路芯片装配在具有4. 99毫米X4. 99毫米或大约6. 8倍于集成电路自身面积的尺寸的无源电路的衬底上，并且最终封装具有6X6X. 85毫米的尺寸，超过集成电路自身面积的9 倍。
发明内容
在本发明的一个实施中，公开了一种集成电感器，包括第一衬底，其具有穿过该第一衬底的多个孔，所述孔被导电材料填充以便能从第一衬底的第一表面通达；在成对的孔中的导电材料在第一衬底的第二表面处被电互连；第二衬底，其具有在其第一表面上被暴露的多个导电区域；在第二衬底的第一表面上的导电区域被电连接到能从第一衬底的第一表面通达的导电材料；能从第一衬底的第一表面通达的导电材料被互连以形成多匝电感器线圈。
在本发明的另一个实施例中，公开了一种形成集成电感器的方法，包括提供第一衬底；从第一衬底的第一表面通过所述衬底部分地蚀刻多个孔的图形；利用导电材料填充所述孔；在第一衬底的第一表面上沉积 并图形化第一导电层以电连接在成对的孔中的导体；将载体临时胶粘到第一衬底的第一表面；从与第一表面相反的第二表面减薄该第一衬底以暴露填充所述孔的导体的各末端；将图形化的第二导电层电连接到填充至少其中一些孔的导电材料的暴露的末端以将该图形化的第二导电层、所述填充至少其中一些孔的导电材料与第一导电层电连接，从而形成导电线圈。
图1是现有技术集成电路的视图，该电路包括集成电路上的电感器，全部电感器装配在与之封装在一起的无源器件电路上。图2至31是晶片的局部截面，示出依据本发明的实施方式的电感器的部分制造。图32和33是局部截面，示出依据本发明的实施方式的两个晶片的结合。图34示出电感器与第二晶片上的电路的耦合。图35示出在底部晶片上为了连接到外部电路而穿通上部晶片的电路耦合，以及在底部晶片上的电路至在上部晶片上的电路的耦合。
具体实施例方式在随后的说明书中所提到的附图中，这些附图完全不是按照比例的图形，而是以相对放大和要么相对压缩的特定尺寸绘制从而更好地示出制备过程。在大多数情况下，对于本领域技术人员来说适当的尺寸将是显而易见的，并且在另一些对于本发明来说重要或独特的情况下，将给出典型的尺寸。现在参考图2，可以看到依据本发明的方法所形成的电感器的示意图。通过互连垂直元件观与水平元件30和32以形成在接触34之间的连续线圈式结构而形成电感器。显然地按照需要可以将盘绕的匝数增加或减少。而且，通过增加或减少半匝可以在线圈的较低水平处引出接触34中的一个，或者通过将图示的结构简单地翻转可以在较低水平处引出这两个接触。通过为描述的具体性而沿着图2的视图面所取得的典型截面，示出如下所述的用于制造线圈的过程。然而该具体性并不是本发明的限制。现在参考图3，可以看到硅衬底36。该衬底具有背面氧化层38和形成在其顶表面上的集成电路器件，并且互连金属层被示意性也示为互连金属层40，全部都在各氧化层42 之内。此结构将通过典型的集成电路制备技术而形成并且可以包括任何各种各样的电路， 这取决于应用。优选地衬底是晶片尺寸的衬底，也就是，将用其形成多个器件并随后切割其以将该多个器件分离。然后如图4所示使用常规光掩模及蚀刻工艺将图3的结构涂覆硬掩模层44并且图形化。此后，如图5所示使用标准商业用工艺进行硅沟槽型蚀刻。接着如图6所示剥离光致抗蚀剂并如图7所示沉积氧化层46。然后如图8所示利用阻挡种子层48涂覆该层， 并且如图9所示电镀铜层50以填充硅衬底36中的各孔，至少达到高于氧化层40顶部的水平。然后如图10所示，使用化学机械抛光(CMP)工艺以将在现今被铜所填充的衬底36中的各孔之间的铜层50、氧化层48和阻挡种子层46去除。
示例性工艺中的下一步骤是如图11所示沉积停止层52，然后如图12所示施加并图形化光致抗蚀剂层M并如图13所示向下蚀刻到互连层40。接着如图14所示将光致抗蚀剂层M剥离，如图15所示沉积金属层以填充由蚀刻所产生的开口，并使用另一 CMP以去除停止层52和多余的金属，留下与互连结构40相接触的金属56。然后如图16所示沉积氧化层58，并接着如图17所示将光致抗蚀剂层60以标准方式旋涂在晶片上并图形化。然后蚀刻氧化层58穿过光致抗蚀剂(图18)并且如图19所示将光致抗蚀剂去除。此后如图20 所示沉积金属阻挡种子层62，随后是足够厚以填充氧化层58中的蚀刻区域的铜层64，如图 21所示。如图22所示，在此之后是另一 CMP以去除在填充区域64之间的金属阻挡种子层和铜。这形成了图2的线圈中的区域34和32 (如在图2中能够看到的，图22的区域32倾斜到此截面的视图平面之外)。其后如图23所示沉积钝化氧化层66，如图M所示施加并图形化光致抗蚀剂层 68，蚀刻出开口以按照需要允许到一个或两个区域34的接触和其他集成电路接触(图25) 并将光致抗蚀剂层去除(图沈)。注意到在图M中，区域34是可以自晶片的顶部电通达的(accessible)并且还电连接到IC金属互连层40。取决于电路设计，这些连接的任一个可以不存在。作为实例，如果线圈与输出端子串联并且线圈的此端形成了输出端子，则区域 34至金属互连层40的连接将不存在，以及如果线圈整个连接到内部电路，则将不提供穿过钝化层的通道。现在沉积临时粘胶层70 (图27)并如图观所示将晶片暂时地接合到载体72。然后晶片36的衬底的反面通过粗磨而被减薄(图29)并接着使用CMP进行精细抛光(图 30)。然后如图31所示使用硅等离子体蚀刻以暴露出铜50的各末端(在图2中的垂直元件观)，并且接着将铜垂直元件50的下部末端热压缩接合到通过另一集成电路晶片76 (图 32)上的钝化氧化层74可通达的铜水平元件30(仍参见图幻。在图32中通过光限定 (photo-defined)聚合物层77将各铜水平元件30分开。此层77用于两个主要目的。首先，它用作顶部晶片和底部晶片之间的强粘接层。在热压缩接合期间它还用作应力分布水平。左边的铜层64是图2中的区域34，右边的铜层64是图2的区域32。此后去除临时载体72及粘胶层70以提供图33的结构，其中两个硅晶片被物理和电气互连，这两个晶片均可以包括具有电感器线圈的集成电路，其中通过导体的组合整个延伸穿过上部硅晶片(如减薄的)并在上部晶片的顶部和底部互连以形成电感器线圈来形成所述电感器线圈，在所描述的实施方式中所述导体的组合是通过在下部衬底上的铜区域的图形而在底部互连。或者，铜垂直元件观的下部互连可以通过利用光致抗蚀剂工艺或CMP在第一晶片底部上沉积并图形化铜层来制作，然而优选使用在第二晶片上的铜的图形化层将铜垂直元件观互连， 因为为了将两个晶片热压缩接合在一起在第二晶片上无论如何都需要图形化的铜层。现在参考图34，可以看到本发明的电感器线圈的替换实施方式。在之前描述的实施方式中，一个(或两个)线圈引线可通过上部晶片的顶部通达。在图34的实施方式中， 电感器线圈并不是可从外部通达的，而是被翻转从而潜在地使两个电感器弓丨线34 (还是参见图幻从内部连接到集成电路76。从而电感器引线中的一个、两个或无一地可以从外部通达，这取决于所制造的电路。图35示出，在其左边，到下部晶片上的集成电路的连接如何被制作为可通过上部晶片的顶部通达，以及在其右边，如何制作到两个晶片上的集成电路的互连。在这两种情况下，铜元件78形成通过上部衬底的通孔以连接铜元件80和82从而将铜元件80与集成电路金属互连部84进行互连，以及在右侧，将铜元件86和88互连从而互连集成电路金属互连部90和92。因此使用本发明的方法，所有要求可从外部通达的到两个晶片上的集成电路的连接都可通过上部晶片的顶部通达，并且均准备用于焊料凸块形成(bumping)或线接合及进行切割。同时，在晶片与到电感器引线的连接之间所需要的所有互连均通过同样的工艺制作。在优选实施方式中，上部晶片的最终厚度大约是100微米，且垂直元件观(图2) 具有大约5微米的直径，从而提供了大约20比1的纵横比。然而这种尺寸和纵横比并不是对本发明的限制。并且上部晶片，如果是硅，应当为在通常工作温度下具有非常高的电阻率的充分纯净的硅。当然可以在上部晶片的其他部分中形成掺杂区域以便在其中提供其他集成电路部件。作为另外的替换方式，在图3至观中的衬底36可以是其上具有厚氧化层的硅，并且所述硅被充分去除以留下在图31以及后来的图中的衬底作为氧化硅衬底。还可以潜在地使用其他起始衬底，例如作为实例，玻璃或陶瓷。在任何情况下，所得到的具有平行于衬底平面的轴及自始至终穿过衬底而延伸的线圈的电感器线圈，可以具有与现有技术相比相当大的长度，但却占据了非常小的衬底区，从而允许在与底部衬底中的典型集成电路面积相符合的面积之内，连同在上部衬底上的其他无源或有源元件一起的一个或多个电感器得以实现，在不存在所描述的明显晶片面积浪费的情况下允许晶片与晶片接合，随后为了制作至两个晶片上的电路的所有连接而在上部晶片的顶部形成了焊料凸块，此后这一对晶片可以被切割以将晶片上的多个器件或集成电路分离，并进行封装。因此本发明包含多个方面，这些方面可以独自实施或按照需要进行各种组合或二次组合。尽管本发明的优选实施方式已在此被公开及描述，仅是为了解释的目的而不是为了限制目的，但本领域技术人员可以理解为，在不脱离由所附权利要求的全部范围所限定的本发明的精神和范围的情况下，在此可以进行各种形式上和细节上的变换。
权利要求
1.一种集成电感器，包括第一衬底，其具有穿过该第一衬底的多个孔，所述孔被导电材料填充以便能从第一衬底的第一表面通达；在成对的孔中的导电材料在第一衬底的第二表面处被电互连；第二衬底，其具有在其第一表面上被暴露的多个导电区域；在第二衬底的第一表面上的导电区域被电连接到能从第一衬底的第一表面通达的导电材料；能从第一衬底的第一表面通达的导电材料被互连以形成多匝电感器线圈。
2.如权利要求1所述的集成电感器，其中在第二衬底的第一表面上的导电区域形成互连部以形成所述多匝电感器线圈。
3.如权利要求1所述的集成电感器，其中第二衬底是在其上具有耦合到电感器线圈的集成电路的半导体衬底。
4.如权利要求3所述的集成电感器，其中在第一衬底中填充孔的其中一些导电材料与集成电路互连而不是与线圈互连，由此在第二衬底上的集成电路连接能从第一衬底的第二表面通达。
5.如权利要求3所述的集成电感器，其中第一衬底是氧化物。
6.如权利要求1所述的集成电感器，其中第一衬底是半导体衬底。
7.如权利要求6所述的集成电感器，其中填充所述孔的导电材料、在第一衬底的第二表面的电互连部以及形成多匝电感器的互连部均与第一衬底电绝缘。
8.如权利要求6所述的集成电感器，其中第一衬底包括在其上的集成电路。
9.如权利要求1所述的集成电感器，其中填充所述孔的导电材料、在第一衬底的第二表面的电互连部以及形成多匝电感器的互连部均是铜。
10.一种形成集成电感器的方法，包括提供第一衬底；从第一衬底的第一表面通过所述衬底部分地蚀刻多个孔的图形；利用导电材料填充所述孔；在第一衬底的第一表面上沉积并图形化第一导电层以电连接在成对的孔中的导体；将载体临时胶粘到第一衬底的第一表面；从与第一表面相反的第二表面减薄该第一衬底以暴露填充所述孔的导体的各末端；将图形化的第二导电层电连接到填充至少其中一些孔的导电材料的暴露的末端以将该图形化的第二导电层、所述填充至少其中一些孔的导电材料与第一导电层电连接，从而形成导电线圈。
11.如权利要求10所述的方法，其中利用导电材料填充所述孔包括电镀衬底的第一表面以填充所述孔以及接着化学机械抛光衬底的第一表面以去除孔之间的镀层。
12.如权利要求10所述的方法，其中从与第一表面相反的第二表面减薄该第一衬底以暴露填充所述孔的导体的各末端包括粗磨、化学机械抛光和蚀刻。
13.如权利要求10所述的方法，其中提供第一衬底包括提供第一半导体衬底。
14.如权利要求13所述的方法，其中所述孔具有在其中的氧化层以将第一衬底与所述导电材料电绝缘。
15.如权利要求14所述的方法，其中第二衬底包括在其中的集成电路。
16.如权利要求15所述的方法，其中在第一衬底中填充孔的至少其中一些导电材料与第二衬底上的集成电路互连而不是与线圈互连，由此至第二衬底上的集成电路的集成电路连接能从第一衬底的第二表面通达。
17.如权利要求16所述的方法，其中第一衬底包括在第一衬底的第一表面上的集成电路。
18.如权利要求10所述的方法，其中提供第一衬底包括提供在其第一表面上具有厚氧化物的半导体，以及从与第一表面相反的第二表面减薄该第一衬底以暴露填充所述孔的导体的各末端包括去除该半导体使得第一衬底变得仅为氧化物。
19.如权利要求10所述的方法，其中第一与第二图形化的导电层以及填充所述孔的导电材料均是铜。
20.如权利要求19所述的方法，其中第二图形化的导电层在第二衬底上，并且将图形化的第二导电层电连接到填充所述孔的导电材料的暴露的末端以电连接该图形化的第二导电层、填充所述孔的导电材料与第一导电层以形成导电线圈包括将第二图形化的导电层热压缩接合到填充所述孔的导电材料的暴露的末端。
全文摘要
本发明涉及用于集成电路的电感器及方法。用于集成电路的电感器和方法，其使得电感器的尺寸与集成电路可兼容，允许电感器的制造在第一晶片上具有或不具有额外电路并在不浪费晶片面积的情况下将那个晶片结合到第二晶片。在该第一晶片上的电感器包括由在第一晶片的每一表面上的导体所形成的线圈，其耦合到在经过该第一晶片的孔中的导体。公开了各种实施方式。
文档编号H01L23/522GK102157487SQ201010580218
公开日2011年8月17日 申请日期2010年10月22日 优先权日2009年10月23日
发明者A·伯格蒙特, E·M·戈德沙尔克, J·P·埃卢尔, K·特兰 申请人:马克西姆综合产品公司