专利名称：半导体装置及其制造方法
技术领域：
下面的描述涉及一种半导体装置和制造该半导体装置的方法，更具体地，涉及一种在元件隔离区(无源区)中形成有具有浅沟槽深度和深沟槽深度的多深度沟槽 (multi-depth trench)的半导体装置以及制造该半导体装置的方法。
背景技术：
一般来说，沟槽隔离(trench isolation)是一种用于通过在元件隔离区(无源区)中形成沟槽(trench)并将作为绝缘材料的介电材料填充在所述沟槽中以使半导体装置的多个有源区电分开的技术。沟槽隔离方法包括在低电压装置的元件隔离区域中形成浅沟槽和在高电压装置的元件隔离区域中以相对较深的深度形成深沟槽。就高集成度(例如，小于0.25μπι的技术)的半导体装置而言，可以应用多深度沟槽，所述多深度沟槽包括叠置的浅沟槽和深沟槽。为了形成多深度沟槽，可以首先形成浅沟槽。而后，接着进行从浅沟槽的下部形成深沟槽。在这种情况下，然而，因在深沟槽的上部上的过度蚀刻可能出现底部切口 (undercut)或不期望的粗糙度。此外，也可以应用第一光敏膜和第二光敏膜来形成多深度沟槽的深沟槽和浅沟槽。然而，由于第二光敏膜覆盖在多深度沟槽上的一部分留在深沟槽的底部上，所以在深沟槽底部的周围可产生凹口(notch)。进一步，在多深度沟槽内填充介电材料的过程中，介电材料可能过度地沉积在深沟槽和浅沟槽之间的边界周围，导致在浅沟槽内产生空隙(void)。例如在上面提到的底部切口、不期望的粗糙度、凹口或空隙的问题可通过影响半导体装置的稳定性来影响半导体装置的性能。
发明内容
在一个总体方面，提供了一种半导体装置，该半导体装置包括半导体基底，在半导体基底中形成有多深度沟槽，多深度沟槽包括浅沟槽和布置在浅沟槽下方的深沟槽；第一介电材料，形成在多深度沟槽的局部区域中，第一介电材料包括在浅沟槽中的从浅沟槽的底部平面和深沟槽的侧壁相交所处的角落向上延伸的斜面，所述斜面相对于浅沟槽的底部平面倾斜；第二介电材料，形成在多深度沟槽中的不存在第一介电材料的区域中。总体方面的半导体装置还可以提供斜面，所述斜面相对于浅沟槽的底部平面成范围在30°和80°之间的角。
总体方面的半导体装置还可提供的是，第一介电材料和第二介电材料是氧化硅。总体方面的半导体装置还可提供的是，第一介电材料通过高密度等离子体化学气相沉积(HDP CVD)进行沉积，而第二介电材料通过低压化学气相沉积(LP CVD)进行沉积。总体方面的半导体装置还可提供的是，深沟槽具有恒定的宽度。总体方面的半导体装置还可提供的是，深沟槽是以一定间隔形成的一对深沟槽中的一个深沟槽，所述一个深沟槽的宽度和深度与所述一对深沟槽中的另一个深沟槽的宽度和深度相等。总体方面的半导体装置还可提供的是，深沟槽是以一定间隔形成的三个深沟槽中的一个深沟槽。总体方面的半导体装置还可提供的是，所述一个深沟槽设置在所述三个深沟槽的中间并在所述三个深沟槽中的两边的深沟槽之间，所述一个深沟槽的深度大于所述两边的深沟槽的深度。总体方面的半导体装置还可提供的是，深沟槽是一对深沟槽部分的第一深沟槽部分，所述一对深沟槽部分中的第二深沟槽部分的深度小于第一深沟槽部分的深度，在第一深沟槽部分和第二深沟槽部分之间的边界中形成有台阶。总体方面的半导体装置还可提供的是，深沟槽是一对深沟槽部分的第一深沟槽部分，第二深沟槽部分的深度小于第一深沟槽部分的深度，在第一深沟槽部分和第二深沟槽部分之间的边界中形成有台阶。另一个总体方面的半导体装置提供一种制造半导体装置的方法，该方法包括下述步骤在半导体基底中形成多深度沟槽，形成多深度沟槽的步骤包括形成浅沟槽和形成布置在浅沟槽下方的深沟槽；将第一介电材料填充到多深沟槽的局部区域中，第一介电材料包括在浅沟槽中从浅沟槽的底部平面和深沟槽的侧壁相交所处的角落向上延伸的斜面，所述斜面相对于浅沟槽的底部平面倾斜；将第二介电材料填充到多深度沟槽的不存在第一介电材料的区域中。该总体方面的所述方法还可提供的是，使用化学机械平坦化(CMP)将第二介电材料的上表面平坦化。该总体方面的所述方法还可提供的是，斜面相对于浅沟槽的底部平面成范围在 30°和80°之间的角。该总体方面的所述方法还可提供的是，在填充第一介电材料步骤中，通过高密度等离子体化学气相沉积(HDP CVD)来沉积第一介电材料；在填充第二介电材料的步骤中， 通过低压化学气相沉积(LP CVD)来沉积第二介电材料。该总体方面的所述方法还可提供的是，第一介电材料和第二介电材料是氧化硅。该总体方面的所述方法还可提供的是，形成多深度沟槽的步骤还包括在半导体基底的表面上形成第一硬掩模层，形成第一硬掩模层的步骤包括在半导体基底的表面上形成衬垫氧化物层和在衬垫氧化物层上形成衬垫氮化物层；形成第二通孔，包括蚀刻第一硬掩模层；形成深沟槽，包括第一次蚀刻半导体基底；形成浅沟槽，包括与第二通孔相应地第二次蚀刻半导体基底。该总体方面的所述方法还可提供的是，形成第二通孔的步骤还包括在第一硬掩模层上形成第一光敏层；使用光刻工艺在第一光敏层上形成第一通孔；与第一通孔相应地执行蚀刻第一硬掩模层的步骤以形成第二通孔；去除第一光敏层。该总体方面的所述方法还可提供的是，形成深沟槽的步骤还包括在第一硬掩模层上沉积第二硬掩模层；在第二硬掩模层上涂覆第二光敏层；使用光刻工艺在第二光敏层中形成第三通孔；与第三通孔相应地执行第一次蚀刻半导体基底的步骤，以形成深沟槽； 顺序去除第二光敏层和第二硬掩模层。该总体方面的所述方法还可提供的是，第二硬掩模层是氧化硅层。该总体方面的所述方法还可提供的是，通过化学气相沉积(CVD)填充第一介电材料和第二介电材料至多深度沟槽中；通过重复第一沉积工艺和第一蚀刻工艺填充第一介电材料；仅通过第二工艺过程来填充第二介电材料。该总体方面的所述方法还可提供的是，通过使用甲硅烷(SiH4)和氧气(O2)的高密度等离子体化学气相沉积(HDP CVD)来进行第一沉积工艺。该总体方面的所述方法还可提供的是，通过氩溅射工艺进行第一蚀刻工艺。其他的特征和方面可以通过下面的详细的说明、附图以及权利要求而是明显的。
图1是示出半导体装置的示例的示意性剖视图。图2是示出制造半导体装置的方法的示例的流程图。图3到图12是顺序示出根据图2的流程图的制造半导体装置的示例的示意性剖视图。图13是示出半导体装置的另一示例的示意性剖视图。图14到图21是顺序示出制造半导体装置的方法的另一示例的剖视图。图22是示出半导体装置的又一示例的示意性剖视图。图23是示出半导体装置的再一示例的示意性剖视图。在所有示图和详细的描述中，除非另有描述，否则相同的示图标号将被理解为指的是相同的元件、特征和结构。为了清晰、举例示出和方便，可以夸大这些元件的相对的尺寸和描绘。
具体实施例方式提供下面的详细描述以辅助读者获取在此描述的方法、设备和/或系统的全面理解。因此，将给予本领域技术人员在此描述的系统、设备和/或方法的各种改变、修改和等同物的启示。描述的处理步骤和/或操作的进程是一个示例。除了步骤和/或操作需要以特定的顺序发生外，所述步骤和/或操作的顺序不局限于在此描述的顺序，且可以如本领域中已知的方式进行改变。此外，为了提高清晰度和简明性，可以省略公知功能和构造的描述。应该理解的是，本公开的特征可以以不同的形式来实施，且不应被理解为局限于这里阐述的示例。相反，提供示例使得这样的公开将是彻底和完整的，并将本公开的全部范围传达给本领域技术人员。附图可不必依比例绘制，且在某些示例中，为了清晰地示出示例的特征，可以夸大比例。当第一层被称为“在”第二层“上”或“在”基底“上”时，其不仅可以指第一层直接形成在第二层或基底上的情况，而且可以指存在第三层在第一层和第二层或基底之间的情况。首先，将描述半导体装置100。图1是示出半导体装置100的示例的示意性剖视图。例如，图1所示的半导体装置100表示形成在半导体装置有源区之间的半导体装置的无源区(或者元件隔离区)。参照图1，半导体装置100包括但不限于半导体基底10，多深度沟槽11形成在半导体基底10中，第一介电材料80和第二介电材料90填充在多深度沟槽11中。半导体基底10是形成有T字形的多深度沟槽11的硅基底。多深度沟槽11包括形成在下部中的深沟槽13和形成在深沟槽13上方的浅沟槽15。参照图1，深沟槽13从浅沟槽15的底部平面15a的中心部分延伸深入至半导体基底10中。因此，与浅沟槽15相比， 深沟槽13有相对较小的宽度和较大的长度。第一介电材料80和第二介电材料90填充在多深度沟槽11中。在半导体装置100 中，第一介电材料80和第二介电材料90均可由氧化硅形成。此外，第一介电材料80和第二介电材料90可以使用彼此不同的材料形成。第一介电材料80填充在浅沟槽15的预定区域中。即，第一介电材料80填充在浅沟槽15的侧部中。此外，第一介电材料80可以浅地沉积在深沟槽13的底部平面13a和侧壁13b上。第一介电材料80包括相对于浅沟槽15的底部平面1 倾斜的斜面81a和81b。 例如，斜面81a和81b可以相对于浅沟槽15的底部平面1 成约60°的角(α )。然而，角 (α)可以是小于或大于60° (例如，30°、45°、70°、80°等)或例如在30°和80°之间。第一介电材料80的斜面81a和81b从浅沟槽15的底部平面1 和深沟槽13的侧壁 Hb相交所处的角落(E1、E2)以角(α)向外延伸。第二介电材料90填充在多深度沟槽11的在第一介电材料80填充在多深度沟槽 11之后余留的区域中。即，第二介电材料90填充在多深度沟槽11的不存在第一介电材料 80的区域中。作为比较的示例，如果首先填充深沟槽13然后填充浅沟槽15，或如果一次性地以一种介电材料填充整个的多深度沟槽11，则过度沉积的填充材料可积聚在角落El、Ε2中。 在这种情况下，在深沟槽13的内部被完全填充之前可能以拱形的形状阻挡角落Ε1、Ε2之间的间隔，从而导致在浅沟槽15内形成空隙。该空隙可能成为影响半导体装置100的稳定性的缺陷。然而，因在填充第二介电材料90之前存在填充在多深度沟槽11中的第一介电材料80而在半导体装置100中避免了在角落Ε1、Ε2上的第二电介质材料90的过度沉积。例如，因为首先沉积第一介电材料80以形成浅沟槽15的斜面81a和81b，所以在沉积第二介电材料90之前，角落E1、E2的倾斜角(β)变的更缓和(即，约为150° )，从而防止在角落 Ε1、Ε2上的第二电介质材料90的过度沉积。结果，顺序地防止了在填充第二介电材料90期间角落Ε1、Ε2之间的间隔被阻挡和在浅沟槽15内形成空隙。标号20表示第一硬掩模层20，所述第一硬掩模层20包括衬垫氧化物层30和衬垫氮化物层40。在下面将参照图2至图12以及图1来说明制造半导体装置100的方法(S100)。 图2是示出制造半导体装置100的方法SlOO的示例的流程图，图3到图12是顺序示出根据图2的制造方法SlOO的制造半导体装置100的示例的示意性剖视图。在步骤S10，多深度沟槽11形成在半导体装置10中。所述步骤SlO可以包括步骤 Sll到步骤S14。在步骤Sl 1，参照图3，在半导体基底10的上表面17上顺序形成衬垫氧化物层30 和衬垫氮化物层40。可以通过低压化学气相沉积(LP CVD)或者大气压化学气相沉积(AP CVD)、通过在650-900°C并在大气压(即，latm)的条件下的硅烷和氨的反应来形成衬垫氮化物层40。此外，可以通过二氯硅烷(DCS，dichlorosilane)和氨在700-750°C并在低气压 (即，低于latm)的条件下的反应形成衬垫氮化物层40。衬垫氧化物层30和衬垫氮化物层 40形成了第一硬掩模层20。在形成浅沟槽15期间，将第一硬掩模层20用来作为蚀刻掩模， 这在后面的步骤(即，步骤S14)执行。在步骤S12，蚀刻第一硬掩模层20，以在第一硬掩模层20中形成用于形成浅沟槽 15的第二通孔21 (如图5所示)。首先，参照图4，将第一光敏膜50涂覆在第一硬掩模层20上。然后，通过光刻工艺在第一光敏膜50中形成第一通孔51。所述光刻工艺是一种公知的技术，该技术是通过将第一光敏膜50暴露于穿过掩模的光以在第一光敏膜50中形成图案。然后，使曝光的第一光敏膜50显影，因此形成第一通孔51。为简明起见，将省略光刻工艺的详细说明。参照图5，将第一光敏膜50用作蚀刻掩模来蚀刻第一硬掩模层20，第一通孔51形成在第一光敏膜50中，从而与第一通孔51对应地形成第二通孔21。而后，去除第一光敏膜 50。第二通孔21与第一通孔51的形状和横截面积相同。在步骤S13，参照图6所示，蚀刻半导体装置10以形成深沟槽13。首先，第二硬掩模层60以约为0. 1 μ m到约3. 0 μ m的范围的厚度填充在第二通孔21的区域中并沉积在第一硬掩模层20上。而后，在第二硬掩模层60上涂覆第二光敏膜70，并使用光刻工艺形成第三通孔71。第二硬掩模层60用于防止第一硬掩模层20的后续蚀刻。例如，利用氧化硅、氧氮化硅、氮化硅、富硅氧化物材料或它们的混合物通过LP CVD、AP CVD或等离子体增强化学气相沉积(PE CVD)来沉积第二硬掩模层60。在此之后，参照图7，通过与第三通孔71相应地蚀刻半导体基底10和第二硬掩模层60来形成深沟槽13。参照图8，顺序去除第二光敏膜70和第二硬掩模层60。这里，可以通过湿蚀刻来去除第二硬掩模层60。湿蚀刻剂的示例可以包括但不限于包含在水(H2O)中稀释的HF的氢氟酸(HF)溶液。在步骤S14，参照图9，通过利用第一硬掩模层20作为蚀刻掩模以蚀刻半导体基体 10来与第二通孔21 (见图8)相应地形成浅沟槽15。结果，完成了包括浅沟槽15和深沟槽13的多深度沟槽11。深沟槽13具有范围从约1 μ m到约3 μ m的宽度W以及范围从约 IOym到约30 μ m的深度Hd。浅沟槽15具有范围从约0. 4 μ m到约25 μ m的宽度Ws或例如范围从约5 μ m到约7 μ m的宽度Ws。浅沟槽15有范围从约0. 1 μ m到约l.Oym的深度 Hs。作为比较示例，可以使用光敏膜以代替硬掩模层作为蚀刻层，以形成浅沟槽15。然而，在光敏膜涂覆在半导体基底10上的同时，光敏膜涂覆在深沟槽13内。优选地，在形成浅沟槽15之前完全去除涂覆在深沟槽13内的光敏膜，但是可以不使光敏膜的一部分曝光，具体的讲，可以不使光敏膜的在深沟槽13的底部平面13a附近的部分曝光，结果，光敏膜的所述部分可以余留在深沟槽13的底部平面13a的附近。结果，在形成浅沟槽15的工艺期间，在深沟槽13的底部平面13a的附近可能产生凹口。所述凹口可能成为缺陷。然而，在半导体装置100中，因为在形成浅沟槽15期间使用了第一硬掩模层20来代替光敏膜作为蚀刻掩模，所以可以避免在深沟槽13的底部平面13a附近形成凹口。同时，首先在步骤S13形成深沟槽13，而在步骤S14形成浅沟槽15。在步骤S14， 当形成浅沟槽15时，浅沟槽15占据深沟槽13的上部区域的一部分。因此，可以去除在其他情况下可能存在于深沟槽13的上部区域上的不期望的底部切口或粗糙的表面。在步骤S20，将介电材料填充至多深度沟槽11中。步骤S20包括步骤S21和S22。在步骤S21，虽然未示出，但是可以沉积沟槽内衬氧化物(trench-liner oxide) 或沟槽内衬氮化物(trench-liner nitride)。可以通过LP V⑶来将沟槽内衬氧化物或沟槽内衬氮化物沉积为具有范围从500A到5000A的厚度。可以沉积所述沟槽内衬氧化物或沟槽内衬氮化物，以在下面的HDP CVD氧化物沉积期间释放在填充材料(高密度等离子体 (HDP)CVD氧化物)和硅之间的应力或保护沟槽的硅侧壁。在步骤S21，参照图10，在多深度沟槽11的浅沟槽15和深沟槽13的一些区域中填充第一介电材料80。第一介电材料80包含氧化硅。可以通过CVD或例如通过非共形 HDP CVD来沉积第一介电材料80。可以将第一介电材料80沉积为具有范围从3000A到 25000A,或例如从8000A到13000A的厚度。可以填充第一介电材料80，以覆盖浅沟槽15的两个侧部，但不覆盖浅沟槽15的中心部分，并形成从角落E1、E2向上延伸的斜面81a、81b。此外，如图11所示，可以在深沟槽13的底部平面13a和侧壁1 上浅地沉积第一介电材料80。然而，在这种情况下，侧壁 Hb沉积有宽度远小于沉积在底部平面13a上的第一介电材料80的宽度的第一介电材料 80。通过示例的方式，第一介电材料80可以以1.3μπι的厚度沉积在底部平面13a上，在这样的情况下，沉积在侧壁Hb上的第一介电材料80的厚度可以小于100nm(0. 1 μ m)。艮口， 第一介电材料80的在侧壁1 上的沉积厚度大约相当于第一介电材料80在底部平面13a 上的沉积厚度的十分之一。因此，可识别出，第一介电材料80的在侧壁13b的沉积是相对微小的。这归因于深沟槽13明显较深的深度以及包括重复沉积和蚀刻的HDP沉积的特性。 然而，在LP CVD中，以相似的速度沉积侧壁1 和底部平面13a。因此，氧化硅在两个侧壁 13b上生长，以在深沟槽13的中心区域处相交。可以通过CVD或例如通过HDP CVD来沉积第一介电材料80。HDP CVD有重复沉积和蚀刻(或溅射)的特性。基于这样的特性，填充至多深度沟槽11的第一介电材料80具有相对于浅沟槽15的底部平面1 倾斜的斜面81a和81b。在HDP CVD中，可以通过利用例如等离子体态的甲硅烷(SiH4)、02或H2气体的沉积气体来执行沉积，并可以利用Ar气体的等离子体通过Ar溅射来执行蚀刻。沉积和蚀刻(或溅射)的比率可以例如在5 1到 15 1的范围内。以这样的比率，可以有效地填充具有浅沟槽15和深沟槽13的多深度沟槽11。在半导体装置100中，斜面81a和81b的角(α)为约60°，但是在其他例子中，角 (α)可以更大或更小，例如，在30°和80°之间。如上所述，由于第一介电材料80具有斜面81a和81b，所以深沟槽13的侧壁13b和浅沟槽15的底部平面1 相交所处的角落El和E2具有较缓的角。即，角落El和E2的初始为约90°的角(β)在沉积第一介电材料80之后变为约150°。在步骤S22，参照图11，将第二介电材料90填充至多深度沟槽11的不存在第一介电材料80的余留区域中。因此，将第二导介电材料90填充至浅沟槽15和深沟槽13中的未填充第一介电材料80的余留的区域中。与第一介电材料80相同，第二介电材料90可以是氧化硅。然而，可以由与第一介电材料80的氧化硅的材料不同的多晶硅形成第二介电材料90。可以通过CVD或例如通过 LP CVD或AP CVD来沉积第二介电材料90。在LP CVD中，使用包括TEOS (Si (C2H5O) 4，四乙氧基硅)和氧的混合物的气体来制造氧化硅层。因为TEOS在大气温度下处于液态，所以利用载气使TEOS气化，然后使TEOS 经历热解或分解，以将TEOS用于制造氧化硅层。除了 TEOS外，SiH4或SiH2也可以作为硅源。队0或者臭氧可以代替O2作为氧化物气体。处理的温度可以根据所使用的气体而变化， 但是一般地，处理的温度可以是在500°C和800°C之间的范围内。压强可以低于Iatm，压强一般可以是在300Torr和600Torr的范围内。当填充氧化硅层(即SiO2)而不是多晶硅时，击穿电压大幅提高。例如，在将多晶硅填充至深沟槽区域中之前，浅的氧化硅层形成侧壁氧化物，且多晶硅填充至余留的空的区域中。在这种情况下，多晶硅层从硅基底浮置达氧化硅层的距离。击穿电压在这种情况下较低，这是因为这样的浅的氧化物层的厚度远小于通过以纯氧化物层(即，氧化硅层)进行填充而得到的厚度。这是因为击穿电压与氧化硅层的厚度成比例。在半导体装置100中，将氧化硅层用作多深度沟槽11的填充剂材料，从而与当将多晶硅用作填充剂材料时相比，改善了击穿特性。由于在步骤S21因第一介电材料80而将角落El、E2的角(β)平滑成约150°， 所以在步骤S22，防止了在角落El、Ε2上第二介电材料90的过度沉积。如果在角落Ε1、Ε2的角(β)为约90°的状态下填充第二介电材料90，则在角落 Ε1、Ε2上过度地沉积第二介电材料90，从而可能在角落Ε1、Ε2之间沿图10的虚线(D)形成拱形形状的阻挡膜。由于存在阻挡膜，导致可能在浅沟槽15的中心部分处在阻挡膜的下方产生空隙，当在浅沟槽15中产生空隙时，空隙可以导致半导体装置的上表面在抛光或蚀刻半导体装置的上表面期间暴露至外部，这反过来也可导致非常严重的缺陷。因为填充第一介电材料80使得浅沟槽15在填充第二介电材料90之前具有斜面 81a、81b，所以半导体装置100防止了在浅沟槽15内形成空隙和随后的角落El、E2之间的间隔被阻挡。最后，在步骤S30，参照图12，通过化学机械平坦化(CMP)将第二介电材料90的上表面平坦化，并完成制造半导体装置的方法S100。现在，将在下文中参照图13到图21解释半导体装置200。图13是示出半导体装置200的示例的示意性剖视图。图13示出形成在半导体装置有源区的之间的半导体装置的无源区(或装置隔离区域)。参照图13，半导体装置200包括但并不限于半导体基底 210，在半导体基底210中形成有多深度沟槽211 ；第一介电材料280和第二介电材料四0， 填充在多深度沟槽211中。多深度沟槽211可包括布置在半导体基底210的上部上的一个浅沟槽212和布置在半导体基底210的下部上的两个深沟槽213、214。深沟槽213、214可以具有相同的宽度和厚度，且可以按彼此间的预定的间距来布置。第一介电材料280和第二介电材料290填充在多深度沟槽211中。例如，第一介电材料280可以填充至浅沟槽212侧部和中心部中。此外，第一介电材料280可以浅地沉积在深沟槽213、214的相应的底部平面213a，,214a和相应的侧壁213b、214b上。第二介电材料290可以填充至多深度沟槽211中不存在第一介电材料观0的余留区域中。第一介电材料观0具有相对于浅沟槽212的底部平面21 倾斜的斜面^la、 281b,281c和281d。例如，所述斜面281a,281b,281c和281d相对于所述浅沟槽212的底部平面21 所成的角(α)为约60°。然而，角(α)可以小于或大于60° (例如，30°、 45°、70°、80°等)或例如在30°和80°之间。第一介电材料280的斜面^la、281bJ81c 和^ld可以从浅沟槽212的底部平面21 和深沟槽213、214的侧壁213b、214b相交所处的角落E1、E2、E3和E4处以所述角度(α)向外延伸。第一介电材料观0的斜面^la、281bJ81c和^ld通过重复沉积和蚀刻工艺形成。因此，可以防止第二介电材料290过度地沉积在角落E1、E2、E3和E4上。结果，可以防止在将第二介电材料290填充至多深度沟槽211中期间因在角落El和E2以及在E3和E4 之间的间隙中存在拱形的阻挡膜而在浅沟槽212内产生空隙。半导体装置200包括两个深沟槽213、214，因此提供了提高的击穿电压。标号220指示第一硬掩模层，第一硬掩模层220包括衬垫氧化物层230和衬垫氮化物层对0。将在下面参照图14到图21来说明制造半导体装置200的方法的示例。为简明起见，将不会再重复说明上面说明的制造半导体装置100的方法的重叠部分，而将在下面详细地说明不同的方面。图14到图21是顺序示出制造半导体装置200的方法的示例的剖视图。参照图14，首先，在半导体基底210上顺序形成用于形成第一硬掩模层220的衬垫氧化物层230和衬垫氮化物层M0。然后，使用形成有第一通孔的第一光敏层(未示出)在第一硬掩模层220中形成与第一通孔(未示出)对应的第二通孔221。例如，第二通孔221 具有与第一通孔的形状和横截面积相同的形状和横截面积。参照图15，接下来，在第一硬掩模层220上沉积第二硬掩模层沈0，在第二硬掩模层260上涂覆第二光敏层270。然后，利用光刻工艺，在第二光敏层270中形成具有相同宽度的两个第三通孔271a和271b。参照图16，接下来，由通过第二光敏层270的第三通孔271a和271b蚀刻半导体基底210和第二硬掩模层260来形成与两个第三通孔271a和271b对应的两个深沟槽213和深沟槽214。参照图17，接下来，顺序去除第二光敏层270和第二硬掩模层沈0。可使用蚀刻剂通过湿法蚀刻顺序去除第二硬掩模层沈0。蚀刻剂的示例可包括但不限于包含在水(H2O) 中稀释HF的氢氟酸(HF)溶液。 参照图18，接下来，通过利用硬掩模层220作为蚀刻掩模蚀刻半导体基底210而形成与第二通孔221(如图17示)对应的浅沟槽212。结果，完整地形成了包括一个浅沟槽 212和两个深沟槽213、214的多深度沟槽211。 例如，可以使用光敏层代替硬掩模层220来形成浅沟槽212。在这样的例子中，因光敏层的一些部分余留在深沟槽213、214的底部平面213a、2Ha中，导致在形成浅沟槽212 期间在深沟槽213、214的底部平面213a、214a的附近产生凹口。然而，半导体装置200的制造通过在形成浅沟槽212期间使用第一硬掩模层220而不是光敏层作为蚀刻掩模来防止在深沟槽213、214的底部平面213a、2Ha的附近产生这样的凹口。同时，在半导体装置200中，因为在深沟槽213、214形成之后形成浅沟槽212，所以浅沟槽212局部地占据深沟槽213、214的上部区域。因此，消除了在其他情况下可能存在于深沟槽213、214的上部区域上的底部切口和/或粗糙的表面。参照图19，接下来，将包含氧化硅的第一介电材料观0填充至多深度沟槽211的浅沟槽212中。可以通过CVD或例如通过非共形HDP CVD来沉积第一介电材料观0。可以将第一介电材料280局部地填充至浅沟槽212中。也可以以与沉积在第一硬掩模层220上的第一介电材料观0的厚度相似的厚度将第一介电材料280沉积在深沟槽213、214的底部平面213a、2Ha上。可以以比沉积在深沟槽213、214的底部平面213a、2Ha上第一介电材料 280的量少的量将第一介电材料280沉积在深沟槽213、214的侧壁213b、214b上。在侧壁21!3b、214b以较少的量沉积第一介电材料观0的原因是由于HDP沉积的从底部至顶部填充过程(bottom-up fill processing)。根据HDP沉积，因为将RF偏压应用于晶片，所以沉积和溅射同时发生。此外，因为气体因等离子体沉积而具有线性，所以在侧壁上的沉积的时间比在底部平面上的沉积的时间短，从而氧化物层通常没有适当地形成在侧壁上。可以通过根据工艺需要添加氩、氦或者氢来实施上述溅射，或者可以通过用于沉积的氧来实施上述溅射。此外，可以使用NF3气体。HDP CVD有重复沉积和蚀刻的特性，基于这样的特性，填充至多深度沟槽211的第一介电材料280具有相对于浅沟槽212的底部平面21 倾斜的斜面^la、281bJ81c和 281d。斜面^la、281bJ81c*^ld的角(α)在图19中示出为约60°，但是角(α)可以小于或大于60°或例如在30°和80°之间。参照图20，接下来，将第二介电材料290填充到多深度沟槽211的余留区域(即， 没有填充第一介电材料280的区域)。因为通过HDP工艺来沉积第一介电材料观0，所以第一介电材料280没有填充在整个多深度沟槽211中。S卩，由于在侧壁21!3b、214b (图19)上的第一介电材料观0的沉积的厚度与在底部平面213a、2Ha上的第一介电材料280的沉积的厚度相比是微小的，所以利用第一介电材料280填充整个多深度沟槽211是漫长且效率低的。虑及于此，通过LP CVD来填充多深度沟槽211未被第一介电材料280填充的余留区域。在LP CVD中，由于共形地沉积介电材料，所以填充多深度沟槽211，使得在侧壁和底部平面上以相同的速率进行沉积。像第一介电材料280 —样，第二介电材料290可以使用氧化硅层。然而，第二介电材料290可以使用多晶硅，这与第一介电材料280不同。通过CVD 或例如通过LP CVD来沉积第二介电材料四0。因为预先形成有斜面观13、28113、观1(3和观1(1的第一介电材料观0，所以可以避免在多深度沟槽211的角落E1、E2、E3和E4上的第二介电材料四0的过度沉积。因此，可以防止由于在多深度沟槽211的角落E1、E2、E3和E4上的第二介电材料四0的过度沉积而导致在浅沟槽212内产生空隙。参照图21，最终，通过CMP将第二介电材料四0的上表面平坦化。现在，将参照图22来说明半导体装置300。图22是示出半导体装置300的示例的示意性剖视图。例如，图22示出了半导体装置300的形成在有源区之间的无源区(或者元件隔离区)。参照图22，半导体装置300包括半导体基底310，在半导体基底310中形成多深度沟槽311 ；第一介电材料380和第二介电材料390，填充至所述多深度沟槽311中。多深度沟槽311包括布置在上部中的一个浅沟槽312和布置在下部中的深沟槽 313、314、315。深沟槽313、314、315以一定的间隙布置。深沟槽313形成在半导体基底310 的中部，并比分别形成在深沟槽313相对侧上的其他两个深沟槽314和315形成得更深更厚。可以通过与制造半导体装置200的制造方法相似的方法来制造半导体装置300。 当为了制造半导体装置200而将一个第二光敏层270用于形成两个深沟槽213和214时， 与深沟槽313对应地使用一个第二光敏层(未示出)，并与另外的两个深沟槽314和315对应地使用另一个光敏层(未示出)。举例来说，可以首先利用一个第二光敏层形成深沟槽 314和315。而后，可以通过利用另一个第二光敏层形成深沟槽313。通过光敏层填充深沟槽314和315以防止因形成深沟槽313的工艺导致的对深沟槽314和315的进一步蚀刻。与上面解释的半导体装置100、200相似，半导体装置300的第一介电材料380具有相对于浅沟槽312的底部平面31 以角度(α)倾斜的斜面381a、381b、381C、381d、381e 和381f。例如，角(α)可以小于或大于60° (例如，30°、45°、70°、80°等)或例如在 30°和80°之间。由于在第二介电材料390之前将第一介电材料380形成为相对于浅沟槽312的底部平面31 成角(α)，所以可以防止在深沟槽313、314、315之间的边界附近的角落E1、 Ε2、Ε3、Ε4、Ε5和Ε6上的第二介电材料390的过度沉积。结果，可以防止在填充第二介电材料390期间因在角落之间的间隔(即，El和Ε2之间的间隔、Ε3和Ε4之间的间隔及Ε5和 Ε6之间的间隔)中形成拱形的阻挡膜而导致在浅沟槽312中产生空隙。半导体装置300包括三个深沟槽313、314和315，因此提供了提高的击穿电压。标号320指示第一硬掩模层，所述第一硬掩模层320包括衬垫氧化物层330和衬垫氮化物层；340。现在，将参照图23在下文中说明半导体装置400。图23是示出半导体装置400的示例的示意性剖视图。例如，图23示出了半导体装置400形成在半导体装置有源区之间的无源区(或者元件隔离区)。参照图23，半导体装置400包括但不限于半导体基底410， 在半导体基底410中形成多深度沟槽411 ；第一介电材料480和第二介电材料490，填充至多深度沟槽411中。多深度沟槽411可以包括布置在上部分的浅沟槽412，以及布置在下部分中的深沟槽413。深沟槽413可以包括第一深沟槽部分413a和第二深沟槽部分413b，第二深沟槽部分41 具有比第一深沟槽部分413a的深度深的深度。即，多深度沟槽411包括具有形成在第一深沟槽部分413a和第二深沟槽部分41 之间的台阶的第一深沟槽部分413a和第二深沟槽部分41 。可以与制造半导体装置100相似地制造半导体装置400。尽管半导体装置100使用一个第二光敏层70以形成深沟槽13 (图7)，半导体装置400对于第一深沟槽部分413a 使用一个第二光敏层(未示出)，对于第二深沟槽部分41 使用另一个第二光敏层(未示出)。举例来说，可以首先通过利用一个第二光敏层形成第一深沟槽部分413a，然后可以通过利用另一个第二光敏层形成第二深沟槽部分41 。利用所述一个第二光敏层填充第一深沟槽部分413a，使得第一深沟槽部分413a在形成第二深沟槽部分41 的后面的工艺期间不被进一步蚀刻。与半导体装置100、200和300相似，半导体装置400包括相对于浅沟槽412的底部平面41 以约为60°的角(α)倾斜的斜面481a和481b。例如，角(α)可以小于或大于 60° (例如，30°、45°、70°、80° 等)或在 30° 和 80° 之间。由于预先形成具有角(α)的第一介电材料480，所以可以避免形成在浅沟槽412 和深沟槽413之间的边界周围的角落Ε1、Ε2上的第二介电材料490的过度沉积。因此，可以防止在填充第二电介质材料490期间因在角落El和Ε2之间的间隙中形成拱形的阻挡膜而导致在浅沟槽412内产生空隙。半导体装置400包括具有深度不同的第一深沟槽部分413a和第二深沟槽部分 414b的深沟槽413，因此提供提高的击穿电压。即，如果将半导体装置400应用于包括在第一深沟槽部分413a的侧部上的操作电压低(例如，范围从IV到100V)的有源区和在第二深沟槽部分414b的侧部上的操作电压相对较高(例如，范围从100V到1000V)的有源区的结构，则半导体装置400在低电压区域和高电压区域之间提供提高的击穿电压。根据以上的教导，在形成浅沟槽期间提供了硬掩模层，这样可以防止在深沟槽的底部平面附近产生凹口。此外，根据以上教导，提供了在形成深沟槽之后形成的浅沟槽，这可以去除在深沟槽的上部上的底部切口和粗糙表面。此外，根据以上的教导，提供了浅沟槽，通过首先以相对于多深度沟槽的浅沟槽和多深度沟槽的深沟槽的侧壁和底部平面的一定的倾斜角来填充第一介电材料、然后将第二介电材料填充到多种深度沟槽的余留区域中，可以防止在利用第二介电材料填充多深度沟槽期间在浅沟槽内产生空隙。因此，根据以上的教导，提供了因防止了包括凹口、底部切口、粗糙表面或空隙而具有更稳定操作特性的半导体装置。已经在上面描述了一些示例。然而，应理解的是，可以进行多种修改。例如，如果以不同的顺序执行描述的技术并且/或者如果以不同方式组合在描述的系统、构造、装置或电路中的组件和/或通过其他的组件或它们的等同物替换或补充在描述的系统、构造、 装置或电路中的组件，则可以实现合适的结果。因此，其他的实施方式落入权利要求的范围内。
权利要求
1.一种半导体装置，包括半导体基底，在半导体基底中形成有多深度沟槽，多深度沟槽包括浅沟槽和布置在浅沟槽下方的深沟槽；第一介电材料，形成在多深度沟槽的局部区域中，第一介电材料包括在浅沟槽中的从浅沟槽的底部平面和深沟槽的侧壁相交所处的角落向上延伸的斜面，所述斜面相对于浅沟槽的底部平面倾斜；第二介电材料，形成在多深度沟槽中的不存在第一介电材料的区域中。
2.如权利要求1所述的半导体装置，其中，斜面相对于浅沟槽的底部平面成范围在 30°和80°之间的角。
3.如权利要求1所述的半导体装置，其中，第一介电材料和第二介电材料是氧化硅。
4.如权利要求1所述的半导体装置，其中第一介电材料是通过高密度等离子体化学气相沉积进行沉积的；第二介电材料是通过低压化学气相沉积进行沉积的。
5.如权利要求1所述的半导体装置，其中，深沟槽有恒定的宽度。
6.如权利要求1所述的半导体装置，其中，深沟槽是以一定间隔形成的一对深沟槽中的一个深沟槽，所述一个深沟槽的宽度和深度与所述一对深沟槽中的另一个深沟槽的宽度和深度相等。
7.如权利要求1所述的半导体装置，其中，深沟槽是以一定间隔形成的三个深沟槽中的一个深沟槽。
8.如权利要求7所述的半导体装置，其中所述一个深沟槽设置在所述三个深沟槽的中间并在所述三个深沟槽中的两边的深沟槽之间；所述一个深沟槽的深度大于所述两边的深沟槽的深度。
9.如权利要求1所述的半导体装置，其中，深沟槽是一对深沟槽部分中的第一深沟槽部分，所述一对深沟槽部分中的第二深沟槽部分的深度小于第一深沟槽部分的深度，在第一深沟槽部分和第二深沟槽部分之间的边界中形成有台阶。
10.一种制造半导体装置的方法，所述方法包括下述步骤在半导体基底中形成多深度沟槽，形成多深度沟槽的步骤包括形成浅沟槽和形成布置在浅沟槽下方的深沟槽；将第一介电材料填充到多深沟槽的局部区域中，第一介电材料包括在浅沟槽中从浅沟槽的底部平面和深沟槽的侧壁相交所处的角落向上延伸的斜面，所述斜面相对于浅沟槽的底部平面倾斜；将第二介电材料填充到多深度沟槽的不存在第一介电材料的区域中。
11.如权利要求10所述的方法，该方法还包括下述步骤使用化学机械平坦化将第二介电材料的上表面平坦化。
12.如权利要求10所述的方法，其中，斜面相对于浅沟槽的底部平面成范围在30°和 80°之间的角。
13.如权利要求10中所述的方法，其中在填充第一介电材料的步骤中，通过高密度等离子体化学气相沉积来沉积第一介电材料；在填充第二介电材料的步骤中，通过低压化学气相沉积来沉积第二介电材料。
14.如权利要求10所述的方法，其中，第一介电材料和第二介电材料是氧化硅。
15.如权利要求10所述的方法，其中，形成多深度沟槽的步骤还包括下述步骤在半导体基底的表面上形成第一硬掩模层，形成第一硬掩模层的步骤包括在半导体基底的表面上形成衬垫氧化物层和在衬垫氧化物层上形成衬垫氮化物层； 形成第二通孔，包括蚀刻第一硬掩模层； 形成深沟槽，包括第一次蚀刻半导体基底； 形成浅沟槽，包括与第二通孔相应地第二次蚀刻半导体基底。
16.如权利要求15所述的方法，其中，形成第二通孔的步骤还包括下述步骤 在第一硬掩模层上形成第一光敏层；使用光刻工艺在第一光敏层上形成第一通孔；与第一通孔相应地执行蚀刻第一硬掩模层的步骤以形成第二通孔；去除第一光敏层。
17.如权利要求15所述的方法，其中，形成深沟槽的步骤还包括 在第一硬掩模层上沉积第二硬掩模层；在第二硬掩模层上涂覆第二光敏层；使用光刻工艺在第二光敏层中形成第三通孔；与第三通孔相应地执行第一次蚀刻半导体基底的步骤，以形成深沟槽；顺序去除第二光敏层和第二硬掩模层。
18.如权利要求17所述的方法，其中，第二硬掩模层是氧化硅层。
19.如权利要求10所述的方法，其中通过化学气相沉积将第一介电材料和第二介电材料填充至多深度沟槽中； 通过重复第一沉积工艺和第一蚀刻工艺来填充第一介电材料； 仅通过第二沉积工艺来填充第二介电材料。
20.如权利要求19所述的方法，其中，通过使用甲硅烷和氧气的高密度等离子体化学气相沉积来进行第一沉积工艺。
21.如权利要求19所述的方法，其中，通过氩溅射工艺进行第一蚀刻工艺。
全文摘要
本发明提供一种半导体装置及其制造方法。所述半导体装置包括半导体基底，在半导体基底中形成有多深度沟槽，多深度沟槽包括浅沟槽和布置在浅沟槽下方的深沟槽；第一介电材料，形成在多深度沟槽的局部区域中，第一介电材料包括在浅沟槽中的从浅沟槽的底部平面和深沟槽的侧壁相交所处的角落向上延伸的斜面，所述斜面相对于浅沟槽的底部平面倾斜；第二介电材料，形成在多深度沟槽中的不存在第一介电材料的区域中。
文档编号H01L21/762GK102468216SQ20111027229
公开日2012年5月23日 申请日期2011年9月8日 优先权日2010年11月1日
发明者元龙植, 李相彧 申请人:美格纳半导体有限公司