半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本公开在此涉及一种半导体装置及其制造方法。
背景技术：
用于高性能电子系统的半导体装置技术的进步典型地在于增大容量和/或提高速度。为了将具有各种功能的电路集成在更小的半导体装置中以及以更高的速度来操作半导体装置，正在进行各种尝试。在提出的一种用于将电路集成的系统中，为了半导体装置的高集成度和高性能操作，半导体芯片被堆叠。例如，多芯片封装件可以包括安装在一个半导体封装件中的多个堆叠的芯片。在另一示例中，系统级封装(System-irfackag^SiP)可以包括作为一个系统操作的堆叠的不同芯片。在多个半导体芯片顺序地堆叠时，需要用于稳定地连接堆叠的半导体芯片的方法。

发明内容
根据本公开的示例性实施例，半导体装置包括第一半导体芯片，包括内部电路； 多个第一连接结构，设置在第一半导体芯片的第一侧上，所述多个第一连接结构包括电连接到第一半导体芯片的内部电路的至少一个连接元件和与第一半导体芯片的内部电路电绝缘的至少一个辅助元件；第二半导体芯片，设置在第一半导体芯片的第二侧上，并包括内部电路；以及多个第二连接结构，设置在第一半导体芯片和第二半导体芯片之间，并包括电连接到第一半导体芯片的内部电路和第二半导体芯片的内部电路的至少一个连接元件，其中，第二连接结构的数量少于第一连接结构的数量。在示例性实施例中，第二连接结构还包括与第二半导体芯片的内部电路电绝缘的至少一个辅助元件，并且第二连接结构中的辅助元件的数量可以少于第一连接结构中的辅助元件的数量。在示例性实施例中，第一连接结构中的连接元件的数量可以与第二连接结构中的连接元件的数量相同。在示例性实施例中，第二连接结构的数量可以是第一连接结构的数量的50%至 90%。在示例性实施例中，第二连接结构的辅助元件的数量可以是第一连接结构的辅助元件的数量的50%至90%。根据本公开的示例性实施例，半导体装置包括下结构；以及多个半导体芯片层， 顺序地堆叠在下结构上，其中，每个半导体芯片层包括半导体芯片和设置在半导体芯片的下表面上的连接结构，多个半导体芯片层中的各半导体芯片层的连接结构的面积小于半导体芯片层中更接近下结构设置的任意半导体芯片层的连接结构的面积。根据本公开的示例性实施例，一种制造半导体装置的方法包括通过多个第一连接结构将第一半导体芯片连接到第二半导体芯片以形成堆叠件；以及通过多个第二连接结构将堆叠件连接到基底，其中，第一连接结构的数量不同于第二连接结构的数量，或者第一连接结构与第一半导体芯片和第二半导体芯片的接触面积不同于第二连接结构与堆叠件和基底的接触面积。


包括附图以提供对本公开示例性实施例的进一步理解。在附图中图IA是示例性地示出根据本公开实施例的半导体装置的示意图；图IB是示出根据本公开第一模式的连接结构的形成方法的视图；图IC是示出根据本公开第二模式的连接结构的形成方法的视图；图2A至图2D是示出根据本公开一些实施例的半导体装置的剖视图；图3A和图;3B是示出根据本公开其他实施例的半导体装置的剖视图；图4是示出根据本公开另一实施例的半导体装置的剖视图；图5A是示例性地示出根据本公开实施例的半导体装置的一侧表面的透视图；图5B是沿图5A中的点划线I-I示出的半导体装置的剖视图；图6々和图68是沿图58中的点划线11_11'示出的半导体装置的平面图；图7A和图7B是沿图5B中的点划线ΙΙΙ-ΙΙΓ示出的半导体装置的平面图；图8是示出根据本公开又一实施例的半导体装置的剖视图；图9A、图9B、图10和图11是示例性地示出沿图8中的点划线示出的连接结构的平面图；图12A至图12C是示出根据本公开实施例的半导体装置的制造方法的剖视图；图13A和图1 是示出根据本公开另一实施例的半导体装置的制造方法的剖视图；图14A至图14C是示出根据本公开又一实施例的半导体装置的制造方法的剖视图；图15是示出根据本公开变型实施例的半导体装置的制造方法的剖视图；图16A至图16C是示例性地示出根据本公开一些实施例的形成芯片堆叠件的制造方法的视图；图17是示例性地示出根据本公开一些实施例的封装模块的平面图；图18是示例性地示出根据本公开一些实施例的存储卡的示意图；以及图19是示例性地示出根据本公开一些实施例的电子系统的框图。
具体实施例方式下面将参照附图更详细地描述本公开的示例性实施例。然而，本公开可以以不同的形式来实施，且不应该解释为局限于在这里所提出的实施例。相反，提供实施例使得本公开将是彻底和完全的，并且实施例将本公开的范围充分地传达给本领域技术人员。应该注意的是，为了便于描述，可以放大或缩小附图中示出的元件。可以夸大或缩小各个元件的尺寸。还将理解的是，当元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者也可以存在中间元件。另外，将理解的是，当元件被称作“在”另一元件“下方”时，该元件可以直接在所述另一元件下方，并且也可以存在一个或多个中间元件。另夕卜，还将理解的是，当元件被称作“在”两个元件“之间”时，该元件可以是在所述两个元件之间的唯一元件，式者也可以存在一个或多个中间元件。可以以相同的方式理解诸如 “在......之间”和“直接在......之间”的用于描述元件之间关系的其他术语。诸如第一和第二之类的术语可以用来描述各种元件，并且这些元件不应受这些术语的限制。这些术语可以仅用于将某元件与另一元件区别开来的目的。例如，在不脱离本公开的精神和范围的情况下，可以将第一元件称作第二元件，类似地，可以将第二元件称作第一元件。在下面的描述中，技术术语仅用于解释特定的示例性实施例，而不限制本公开。除非相反地指出，否则单数形式的术语可以包括复数形式。“包括”、“包含”的含义是说明性质、区域、固定数量、步骤、工艺、元件和/或组件的存在，并且不排除其他的性质、区域、固定数量、步骤、工艺、元件和/或组件。如这里所使用的，术语“或者”包括一个或多个相关所列项目的任意组合或全部组合。例如，“A或者B”表示“A、B、A和B”。将参照作为本发明的理想示例性视图的剖视图来描述具体实施方式
中的实施例。 在附图中，为了清楚地示出，夸大了层和区域的尺寸。因此，示例性视图的形状可根据制造技术和/或容许误差而改变。本发明的实施例不限于在示例性视图中示出的具体形状，并且本发明的实施例可以包括可以根据制造工艺制造的其他形状。例如，以直角示出的蚀刻区域可以具有被倒圆的形状或一定的弯曲。在附图中举例说明的区域具有一般的性质，并且用来示出半导体封装区域的特定形状。因此，这不应被解释为限制本发明的范围。除非本公开实施例中使用的术语被定义为不同，否则这些术语可以被解释为本领域技术人员公知的含义。在下文中，将参照附图描述本公开的示例性实施例。相同的标记始终代表相同的元件，并且以相同术语描述的元件可以具有相同或相似的结构。图IA是示例性地示出根据本公开实施例的半导体装置的示意图。参照图1A，根据本公开实施例的半导体装置100可以包括安装在下结构10上的芯片堆叠件20。芯片堆叠件20可以包括多个半导体芯片22和24以及多个连接结构21和 23。例如，如图2A中所示，芯片堆叠件可以包括顺序地堆叠在下结构IlOc的上表面上的第一连接结构140a、第一半导体芯片110a、第二连接结构140b和第二半导体芯片110b。参照图1A，下结构10可以是半导体芯片、芯片堆叠件或者印刷电路板(PCB)。然而，本公开的精神和范围不限于下结构10所公开的实施例。也就是说，芯片堆叠件20可以安装在任意元件上，用于安装芯片堆叠件20的所有元件可以用作用于实现本公开精神和范围的下结构10。半导体芯片22和M中的每一个可以是包括集成在半导体基底上的内部电路 IC(诸如集成电路)和/或微电子元件的芯片。例如，内部电路可以包括随机存取存储器 (RAM)、非易失性存储器、存储器控制电路、应用处理器电路、电源电路、调制解调器和射频电路中的至少一种。根据本公开的一些实施例，芯片堆叠件20的半导体芯片22和M可以是被制造成具有相同结构并执行相同功能的同种半导体芯片。例如，如在固态盘(SSD)中，在芯片堆叠件20中可以实现同种堆叠的非易失性存储芯片。根据本公开的其他实施例，在芯片堆叠件 20中实现的半导体芯片22和对可以为被制造成具有不同结构并执行不同功能的不同的半导体芯片。例如，在芯片堆叠件20中可以实现至少一个半导体存储芯片和至少一个逻辑芯片。然而，本公开的精神和范围不限于举例说明的组合。例如，芯片堆叠件20可以包括从诸如存储芯片、逻辑芯片的半导体芯片和中介层(interposer)中选择的不同种元件。连接结构21和23中的每一个可以包括连接到半导体芯片22和M的内部电路的连接元件CE。连接元件CE可以被用作半导体芯片22和M之间的电连接通路或半导体芯片22和下结构10之间的电连接通路。此外，连接结构21和23中的至少一个可以进一步地包括附着到半导体芯片22和M并且未电连接到半导体芯片22和M的内部电路IC的辅助元件AE。下面将参照图2A至图2D更详细地描述与连接元件CE和辅助元件AE的结构和设置相关的技术特征。根据本公开的一些实施例，可以通过同一工艺形成包括在一个连接结构21或23 中的连接元件CE和辅助元件AE。在这种情况下，包括在连接结构21或23中的连接元件 CE和辅助元件AE可以由基本相同的材料形成。根据本公开的其他实施例，可以通过不同的制造工艺独立地形成连接结构21或23中的连接元件CE和辅助元件AE。在制造工艺中，如下面参照图12A至图16C所描述的，形成连接结构21和23的工艺可以包括将热和/或压力施加到连接元件CE的操作。例如，可以执行热压操作或回流操作。在这种情况下，可以将形成连接结构21和23的工艺执行为满足某条件(在下文中被称作形成条件)，其中，可以如式(1)中所示来表达该条件。Pl < P 且 Tl < T .....(1)其中，P是在形成相应的连接结构的操作中施加到连接元件CE的压力，T是在形成相应的连接结构的操作中施加到连接元件CE的温度，Pl是形成连接元件CE所需的最小压力，Tl是形成连接元件CE所需的最小温力。因热和/或压力的施加，连接结构21和23经受至少一次热应力或物理应力。热应力或物理应力可以导致所完成的连接元件的结构改变或变化(诸如，金属间化合物(IMC) 的生成)。更具体地讲，先形成的连接结构(在下文中被称作在先连接结构)比后来形成的连接结构(在下文中被称作在后连接结构)会经受更多的热应力或物理应力，这样，在先连接结构发生故障的可能性相比较而言会增大。根据本公开的实施例，为了充分地防止在先连接结构中的这种问题，可以将形成在后连接结构的工艺执行为满足某条件(在下文中被称作防止条件)，其中，可以如式O) 中所示来表达该条件。P < P2 并且 T < T2 .....(2)其中，P2是在形成在后连接结构的操作中发生在先连接结构中包括的连接元件的改变或变化的最小压强，T2是在形成在后连接结构的操作中发生在先连接结构中包括的连接元件的改变或变化的最小温度。由于在形成在后连接结构的操作中会需要满足式(1)中的形成条件，所以可以将形成在后连接结构的操作执行为满足某条件，可以如式(3)中所示来表达该条件。Pl < P < P2 并且 Tl < T < T2.....(3)连接元件CE的形成可以使用连接元件CE的改变或变化。例如，当使用焊料作为连接元件CE时，可以在熔化操作中形成焊料，所述熔化操作可以被理解成改变或变化操作。 也就是说，形成条件的阈值(即，Pl和Tl)和防止条件的阈值(即，P2和T2)之间的相应差值可以是小的。根据本公开的实施例，在形成条件的阈值(即，Pl和Tl)和防止条件的阈值(S卩，P2和T2)之间的差值小的情况下，可以确保工艺容限(process margin)。上述阈值PI、P2、Tl和T2可以不是独立的，而是相关的物理量。本领域技术人员将清楚的是，阈值P1、P2、T1和Τ2可以取决于相应产品的结构和/或用于相应产品的材料。 由于这一原因，应理解的是，下面描述的各种实施例是示例性的。也就是说，考虑到随上述相应产品而定的元件(例如，材料和结构)，可以对本公开的实施例进行各种改变。此外，由于本领域技术人员会理解如何基于本申请中描述的内容来进行改变，所以可以不对改变进行描述。图IB是示出根据本公开示例性实施例的连接结构的形成方法的视图。参照图1Β，可以在下结构10上形成在先连接结构PCS，并且可以在所得物Rl上形成在后连接结构FCS。根据示例性实施例，包括在在后连接结构FCS中的连接元件的数量 (n2(CE))与辅助元件的数量(n2(AE))的和(η2)可以小于包括在在先连接结构PCS中的连接元件的数量(nl (CE))与辅助元件的数量(nl (AE))的和(nl)。也就是说，n2 < nl或 n2 (CE)+n2 (AE) < nl(CE)+nl(AE)。当外力被施加到连接结构的上表面时，施加到每个连接元件的压力可以与构成相应的连接结构的元件的总数量成反比。也就是说，因连接元件CE和/或辅助元件AE的数量的增多，外部压力可以被分散。如这里所描述的，当满足条件“π2 <nl”时，与“nl =n2” 的情况相比，在形成在后连接结构FCS的操作中可以减小施加到在先连接结构PCS的每个连接元件CE的压力。也就是说，当满足条件“π2 < nl”，构成在先连接结构PCS的连接元件 CE的防止条件(即，P <P2)得到满足，并且在形成在后连接结构FCS的操作中可施加的外部压力(即，n2XP)可以增大。如下面的表1中示例性地示出的，可以以各种模式实现“nl > n2”。表 权利要求
1.一种半导体装置，所述半导体装置包括第一半导体芯片，包括内部电路；多个第一连接结构，设置在第一半导体芯片的第一侧上，所述多个第一连接结构包括电连接到第一半导体芯片的内部电路的至少一个连接元件和与第一半导体芯片的内部电路电绝缘的至少一个辅助元件；第二半导体芯片，设置在第一半导体芯片的第二侧上，并包括内部电路；以及多个第二连接结构，设置在第一半导体芯片和第二半导体芯片之间，并包括电连接到第一半导体芯片的内部电路和第二半导体芯片的内部电路的至少一个连接元件，其中，第二连接结构的数量少于第一连接结构的数量。
2.如权利要求1所述的半导体装置，其中，第二连接结构还包括与第二半导体芯片的内部电路电绝缘的至少一个辅助元件，并且第二连接结构的辅助元件的数量少于第一连接结构的辅助元件的数量。
3.如权利要求1所述的半导体装置，其中，第一连接结构的连接元件的数量与第二连接结构的连接元件的数量相同。
4.如权利要求1所述的半导体装置，其中，第一半导体芯片和第二半导体芯片中的至少一个半导体芯片是动态随机存取存储芯片，相应的连接元件设置在所述至少一个半导体芯片的中心部分。
5.如权利要求1所述的半导体装置，其中，第一半导体芯片和第二半导体芯片中的至少一个半导体芯片是闪存芯片，相应的连接元件设置在所述至少一个半导体芯片的边缘部分。
6.如权利要求1所述的半导体装置，其中，第一半导体芯片包括半导体基底；以及通孔，穿过半导体基底，其中，第一连接结构的连接元件和第二连接结构的连接元件电连接到通孔。
7.如权利要求1所述的半导体装置，其中，第一连接结构和第二连接结构中的每一个包括第一导电件和第二导电件，第二导电件包括熔点比第一导电件的材料的熔点低的金属材料。
8.如权利要求1所述的半导体装置，其中，第二连接结构的数量是第一连接结构数量的 50%至 90%。
9.如权利要求2所述的半导体装置，其中，第二连接结构的辅助元件的数量是第一连接结构的辅助元件的数量的50%至90%。
10.如权利要求1所述的半导体装置，其中，第一半导体芯片和第二半导体芯片是同种半导体芯片。
11.一种半导体装置，所述半导体装置包括下结构；以及多个半导体芯片层，顺序地堆叠在下结构上，其中，每个半导体芯片层包括半导体芯片和设置在半导体芯片的下表面上的连接结构，所述多个半导体芯片层中的各半导体芯片层的连接结构的面积小于半导体芯片层中更接近下结构设置的任意半导体芯片层的连接结构的面积。
12.如权利要求11所述的半导体装置，其中，每个半导体芯片包括设置在所述下表面上的内部电路。
13.如权利要求11所述的半导体装置，其中，半导体芯片是同种芯片。
14.如权利要求11所述的半导体装置，其中，每个半导体芯片包括内部电路， 每个连接结构包括多个连接元件，电连接到相应的半导体芯片层的半导体芯片的内部电路；以及至少一个辅助元件，与所述相应的半导体芯片层的半导体芯片的内部电路电绝缘。
15.如权利要求14所述的半导体装置，其中，连接结构中的至少两个包括相同数量的连接元件。
16.如权利要求11所述的半导体装置，其中，每个半导体芯片包括内部电路， 每个连接结构包括与相应的半导体芯片层的半导体芯片的内部电路电连接的多个连接元件。
17.如权利要求11所述的半导体装置，其中，下结构包括半导体芯片。
18.如权利要求11所述的半导体装置，其中，下结构包括电路基底。
19.一种制造半导体装置的方法，所述方法包括通过多个第一连接结构将第一半导体芯片连接到第二半导体芯片以形成堆叠件；以及通过多个第二连接结构将堆叠件连接到基底， 其中，第一连接结构的数量不同于第二连接结构的数量，或者第一连接结构与第一半导体芯片和第二半导体芯片的接触面积不同于第二连接结构与堆叠件和基底的接触面积。
20.如权利要求19所述的方法，其中，用于将第一半导体芯片连接到第二半导体芯片而施加的接合力不同于用于将堆叠件连接到基底而施加的接合力。
全文摘要
本发明公开了一种半导体装置及其制造方法。该半导体装置包括第一半导体芯片；第一连接结构，设置在第一半导体芯片的第一侧上；第二半导体芯片，设置在第一半导体芯片的第二侧上；以及第二连接结构，设置在第一半导体芯片和第二半导体芯片之间，其中，第二连接结构的数量少于第一连接结构的数量。
文档编号H01L23/48GK102468281SQ20111035616
公开日2012年5月23日 申请日期2011年11月8日 优先权日2010年11月8日
发明者宋昊建, 尹宣弼, 郑世泳 申请人:三星电子株式会社