封装的半导体管芯和cte工程管芯对的制作方法
【专利摘要】描述了封装的半导体管芯和CTE工程管芯对和形成封装的半导体管芯和CTE工程管芯对的方法。例如，半导体封装包括衬底。半导体管芯嵌入衬底中且具有表面区域。CTE工程管芯嵌入衬底中并耦合到半导体管芯。CTE工程管芯具有与半导体管芯的表面区域相同且对准的表面区域。
【专利说明】封装的半导体管芯和CTE工程管芯对
【技术领域】
[0001]本发明的实施例涉及半导体封装，尤其是封装的半导体管芯和CTE工程管芯对的领域。
【背景技术】
[0002]当今的消费电子产品市场经常需要复杂的功能，这需要非常复杂的电路。缩放到越来越小的基本结构单元，例如晶体管，随着每一代的进展，已经使得能够在单个管芯上纳入更复杂的电路。半导体封装被用于保护集成电路(IC)芯片或管芯，还为管芯提供通往外部电路的电接口。随着对更小电子设备的需求越来越大，半导体封装被设计成更加紧凑且必须要支持更大的电路密度。例如，一些半导体封装现在使用无芯衬底，其不包括常规衬底中常常有的厚树脂芯层。此外，对更高性能设备的需求导致需要改进的半导体封装，所述封装能够实现与后续组装处理兼容的薄封装外形和低总体翘曲。
[0003]另一方面，尽管一般将缩放视为尺寸减小，但实际上可以增大特定半导体管芯的尺寸，以便在单个管芯上包括多功能部件。不过，在尝试在半导体封装中封装更大尺度的半导体管芯时，可能会出现结构方面的问题。例如，半导体封装中使用的部件间热膨胀系数(CTE)差异的效应可能因执行半导体管芯封装工艺而导致有害缺陷。
【发明内容】
[0004]本发明的实施例包括封装的半导体管芯和CTE工程管芯对以及形成封装的半导体管芯和CTE工程管芯对的方法。
[0005]在实施例中，半导体封装包括衬底。半导体管芯嵌入衬底中且具有表面区域。CTE工程管芯嵌入衬底中并且耦合到所述半导体管芯。所述CTE工程管芯具有与半导体管芯的表面区域相同且对准的表面区域。
[0006]在另一实施例中，半导体封装包括具有焊盘侧的衬底。半导体管芯嵌入衬底中。半导体管芯具有与衬底焊盘侧紧邻的有源侧。半导体管芯还具有背侧，所述背侧具有远离衬底焊盘侧的表面区域。CTE工程管芯嵌入衬底中并且耦合到半导体管芯。所述CTE工程管芯具有与半导体管芯的背侧表面区域相同且对准的表面区域。CTE工程管芯的CTE控制半导体管芯和CTE工程管芯的组合CTE。
[0007]在另一实施例中，一种制造半导体封装的方法包括从半导体晶圆的背侧减薄半导体晶圆。接下来，经由半导体晶圆的背侧将半导体晶圆耦合到CTE工程晶圆或面板。然后分离(singulated)所述半导体晶圆和所述CTE工程晶圆或面板以形成多个半导体管芯和CTE工程管芯对。在单个封装中封装半导体管芯和CTE工程管芯对。
【专利附图】
【附图说明】
[0008]图1示出了根据本发明实施例的封装的半导体管芯和CTE工程管芯对的截面图。
[0009]图2A示出了截面图，其表示根据本发明实施例的减薄操作，用于在制造封装的半导体管芯和CTE工程管芯对时从半导体晶圆背侧减薄半导体晶圆。
[0010]图2B示出了截面图，其表示根据本发明实施例的耦合操作，用于经由半导体晶圆的背侧将图2A的半导体晶圆耦合到CTE工程晶圆或面板。
[0011]图2C示出了截面图，其表示根据本发明实施例的分离操作，用于分离图2B的半导体晶圆和CTE工程晶圆或面板，以形成多个半导体管芯和CTE工程管芯对。
[0012]图2D示出了截面图，妻表示根据本发明实施例在制造封装的半导体管芯和CTE工程管芯对的方法中的重新分布操作。
[0013]图2E示出了截面图，其表示根据本发明实施例在制造封装的半导体管芯和CTE工程管芯对的方法中的层构建操作。
[0014]图3示出了根据本发明实施例的封装的半导体管芯和CTE工程管芯对的截面图。
[0015]图4示出了根据本发明实施例的封装的半导体管芯和CTE工程管芯对的截面图。
[0016]图5示出了截面图，其表示根据本发明实施例在制造封装的半导体管芯和CTE工程管芯对的方法中的操作。
[0017]图6是根据本发明实施例的计算机系统示意图。
【具体实施方式】
[0018]描述了封装的半导体管芯和CTE工程管芯对以及用于形成封装的半导体管芯和CTE工程管芯对的方法。在以下描述中，阐述了很多具体细节，例如封装架构和材料体系，以提供对本发明实施例的透彻理解。对于本领域的技术人员显而易见的是，可以无需这些具体细节来实践本发明的实施例。在其他情况下，未详细描述公知的特征，例如集成电路设计的布局，以免不必要地混淆本发明的实施例。此外，应该理解的是，图中示出的各实施例是例示性表达，未必是按比例描绘的。
[0019]本发明的一个或多个实施例涉及制造热膨胀系数(CTE)工程硅晶圆或管芯。CTE工程硅晶圆或管芯可以更密切地匹配用于嵌入式和/或扇出三维(3D)封装的有机部件的CTE0例如，可以使用3D工艺来增大密度，降低成本并且改善形状因子，实现半导体器件和产品的更广泛应用。不过，3D集成的主要问题之一是与有机层的CTE不匹配，这可能导致不良的翘曲(平坦度)控制，良品率更低并且限制细线/空间互连。
[0020]补救以上问题的一种方法曾经是将硅管芯与玻璃内插物集成，以向3D叠置体中引入与硅管芯具有匹配或接近匹配的CTE的额外材料。不过，这样的方法仅解决了硅与玻璃之间的互连问题，并且可能为玻璃/硅与有机部件的界面带来其他问题，造成未知的可靠性影响。
[0021]相反地，根据本发明的一个或多个实施例，通过对硅进行工程学处理以具有与有机部件，例如半导体封装匹配或接近匹配的CTE，解决了嵌入硅或用于扇出的硅与硅器件的CTE失配问题。例如，在一个实施例中，利用硬焊料将非常薄的硅管芯结合在厚铜上，使得组合器件的CTE受到铜管芯的控制。这种器件(半导体管芯和铜管芯对)可以更容易处理，可以没有机械风险，可以与有机构建技术完全兼容，可以改善扇出中的良率，并且可以显著改善热处理。
[0022]在实施例中，使用半导体管芯和铜管芯对的封装改善无凸点构建层(BBUL)状产品的热性能并且有助于针对更大管芯使用BBUL处理。在实施例中，使用半导体管芯和铜管芯对的封装有助于嵌入更小的硅片。在实施例中，将硅管芯或晶圆或硅片与CTE工程管芯耦合。可以使用术语CTE工程管芯表示由这种管芯，而不是硅或半导体管芯，控制例如半导体管芯和CTE工程管芯对的CTE。因此，相对于CTE对容纳半导体管芯的半导体封装的影响，有效改变了半导体管芯的CTE。例如，在一个这样的实施例中，将硅管芯与铜CTE工程管芯配对。铜管芯控制着该对的CTE。在具体的这种实施例中，利用共晶金(Au)和锡(Sn)焊料来耦合半导体管芯和CTE工程管芯对。
[0023]可以在多种封装选项中容纳封装的半导体管芯和CTE工程管芯对。一个这样的选项是在通过BBUL工艺形成的无芯衬底中容纳这样的管芯对。例如，图1示出了根据本发明实施例，封装的半导体管芯和CTE工程管芯对的截面图。
[0024]参考图1，半导体封装100包括具有焊盘侧106的衬底104。半导体管芯102嵌入在衬底104中。半导体管芯102具有与衬底104的焊盘侧106紧邻的有源侧116。半导体管芯102还具有背侧112，其具有远离衬底104的焊盘侧106的表面区域。CTE工程管芯110嵌入衬底104中并且耦合到半导体管芯102。CTE工程管芯110，例如在界面120处，具有与半导体管芯102的背侧表面区域相同且对准的表面区域。
[0025]根据本发明的实施例，CTE工程管芯110的CTE控制着半导体管芯102和CTE工程管芯110的组合CTE。在一个这样的实施例中，半导体管芯102由硅构成，CTE工程管芯110由铜构成。在另一个这样的实施例中，CTE工程管芯110是半导体管芯102的大约5倍厚，或更厚。例如，在具体的这种实施例中，半导体管芯102的厚度大约为20微米，CTE工程管芯110的厚度大约为100微米。
[0026]在实施例中，衬底104是BBUL衬底，如图1中所示。在一个这样的实施例中，衬底104是无芯衬底，也如图1所示。不过，在另一实施例中，如下文结合图3所述，在衬底的芯中容纳半导体管芯和CTE工程管芯。在另一实施例中，衬底包括扇出层，如下文结合图2E所述。
[0027]BBUL是一种处理器封装技术，它是无凸点的，因为不使用常见的小焊料凸点将硅管芯附接到处理器封装线。它具有构建层，因为是在硅管芯附近生长或构建的。一些半导体封装现在使用无芯衬底，其不包括常规衬底中常常有的厚树脂芯层。在实施例中，作为BBUL工艺的一部分，利用半添加工艺(SAP)在半导体管芯102的有源侧116上方形成导电过孔和布线层来完成其余层。在实施例中，形成外接接触层。在一个实施例中，外部导电触点的阵列为球栅阵列(BGA)。在其他实施例中，外部导电触点的阵列是例如，但不限于栅格阵列(LGA)或管脚阵列(PGA)的阵列。
[0028]在实施例中，衬底104是无芯衬底，因为使用面板支撑半导体管芯102的封装，直到形成外部导电管路的阵列。然后去除面板以为半导体管芯提供无芯封装。因此，在实施例中，使用术语“无芯”表示在结束构建过程时最终去除为容纳管芯而在其上形成封装的支撑。在具体实施例中，无芯衬底是在完成制造过程之后不包括厚芯的衬底。作为范例，厚芯可以是由例如用于母板中的加强材料构成的芯，并且其中可以包括导电过孔。要理解的是，可以保留或可以去除管芯结合膜。在任一种情况下，在去除面板之后包括或不包括管芯结合膜提供了无芯衬底。再者，可以将衬底视为无芯衬底，因为它不包括厚芯，例如纤维加强的玻璃环氧树脂。
[0029]在实施例中，半导体管芯102的有源表面116包括多个半导体器件，例如，但不限于通过管芯互连结构互连在一起成为功能电路的晶体管、电容器和电阻器，由此形成集成电路。如本领域的技术人员将要理解的，半导体管芯的器件侧包括具有集成电路和互连的有源部分。根据几种不同的实施例，半导体管芯可以是任何适当的集成电路器件，包括，但不限于微处理器(单核或多核)、存储器件、芯片组、图形器件、专用集成电路。
[0030]在实施例中，封装的半导体管芯102可以是完全嵌入并且被围绕的半导体管芯。如本公开中使用的，“完全嵌入并且被围绕的”表示半导体管芯的所有表面都与衬底的密封膜(例如电介质层)，或至少与密封膜之内容纳的材料接触。换言之，“完全嵌入并且被围绕的”表示半导体管芯的所有暴露表面都与衬底的密封膜接触。
[0031]在实施例中，封装的半导体管芯102可以是完全嵌入的半导体管芯。如本公开中使用的，“完全嵌入的”表示半导体管芯的有源表面和整个侧壁都与衬底的密封膜(例如电介质层)，或至少与密封膜之内容纳的材料接触。换言之，“完全嵌入”表示半导体管芯的有源表面的所有暴露区域和整个侧壁的暴露部分都与衬底的密封膜接触。不过，在这种情况下，半导体管芯不是“被围绕的”，因为半导体管芯的背侧不和衬底的密封膜或密封膜之内容纳的材料接触。在第一实施例中，半导体管芯的背表面从衬底管芯侧的全局平面表面突出。在第二实施例中，半导体管芯没有表面从衬底管芯侧的全局平面表面突出。
[0032]与“完全嵌入并且被围绕的”以及“完全嵌入的”的以上定义相反，“部分嵌入的”管芯是整个表面，但是仅仅侧壁的一部分与衬底(例如无芯衬底)的密封膜接触，或至少与密封膜之内容纳的材料接触的管芯。进一步对比而言，“非嵌入的”管芯是至多一个表面，且侧壁没有任何部分，接触衬底(例如无芯衬底)的密封膜或接触密封膜之内容纳的材料的管芯。
[0033]再次参考图1，在实施例中，在CTE工程管芯110的背侧126上设置管芯结合膜130。在实施例中，衬底104包括密封剂层126。在实施例中，如图1中所示，封装100包括位于衬底104的焊盘侧106的基础衬底122。例如，在半导体管芯102是诸如智能电话实施例或手持读取器实施例的手持装置的一部分时，基础衬底122是母板。在另一个示范性实施例中，在半导体管芯102是诸如智能电话实施例或手持读取器实施例的手持装置的一部分时，基础衬底122是外层壳，例如使用期间被人接触的部分。在另一个示范性实施例中，在半导体管芯102是诸如智能电话实施例或手持读取器实施例的手持装置的一部分时，基础衬底122包括母板和外层壳，例如使用期间被人接触的部分。
[0034]在衬底104的焊盘侧106上设置外部导电触点132的阵列。在实施例中，外部导电触点132将衬底104耦合到基础衬底122。可以使用外部导电触点132与基础衬底122进行电连通。在一个实施例中，外部导电触点的阵列132是球栅阵列(BGA)。焊料掩模134构成形成衬底104焊盘侧106的材料。外部导电触点132设置于凸点结合焊盘136上。
[0035]在另一方面中，图2A-2E示出了截面图，其表示根据本发明实施例，在制造封装的半导体管芯和CTE工程管芯对的方法中的各种操作。
[0036]参考图2A，半导体晶圆200具有背侧202和有源侧204。从背侧202减薄半导体晶圆200以提供被减薄的半导体晶圆206，其具有仍然保持原样的有源侧204和新暴露的背侧208。在实施例中，将半导体晶圆200从大约750微米的起始厚度减薄到小于大约100微米的厚度。在具体实施例中，将半导体晶圆200从大约750微米的起始厚度减薄到大约20微米的厚度。在实施例中，通过背侧研磨工艺，例如，但不限于化学机械抛光工艺，减薄半导体晶圆200。
[0037]参考图2B，被减薄的半导体晶圆206耦合到晶圆或面板210。根据本发明的实施例，晶圆或面板210的CTE与减薄半导体晶圆206的CTE不同，并且所述晶圆或面板210可以被称为CTE工程晶圆或面板。在实施例中，耦合涉及将减薄的硅管芯耦合到刚性铜晶圆或面板，也称为切片。在一个这样的实施例中，利用熔点高于大约300摄氏度的硬焊料进行焊接，实现耦合。在具体的这种实施例中，焊料是用于耦合硅和铜的金(Au)和锡(Sn)的共晶焊料。在备选实施例中，使用金属间化合物和/或有机材料粘合剂将减薄的半导体晶圆206耦合到晶圆或面板210。在实施例中，选择CTE工程晶圆或面板210的厚度以控制半导体晶圆206和CTE工程晶圆或面板210对的CTE。例如，在具体实施例中，CTE工程晶圆或面板210是减薄的半导体晶圆206的大约5倍厚或更厚。
[0038]参考图2C，分离半导体晶圆206和CTE工程晶圆或面板210对以提供个体单元220，例如均具有独立集成电路(IC)的个体单元。可以将个体单元220视为包括半导体管芯222和CTE工程管芯224。因此，由于半导体管芯222和CTE工程管芯224是在同一分离操作中形成的，所以它们尺寸相同且彼此对准。亦即，在它们的界面226处，半导体管芯222和CTE工程管芯224具有彼此对准的相同表面区域。在实施例中，分离是通过锯开、激光烧蚀或其组合来进行的。在未示出的备选实施例中，分离减薄的半导体晶圆206并且然后与CTE工程管芯耦合。
[0039]参考图2D，在载体250上重新分布半导体管芯222和CTE工程管芯224对220。在实施例中，如下文结合图5更详细所述，载体为面板。
[0040]参考图2E，在载体250上执行构建过程，包括在半导体管芯222上方制造扇出层260。根据本发明的实施例，部分由于CTE工程管芯224对CTE的控制，扇出层260比常规工艺显著更平坦。在实施例中，如图2E中所示，半导体管芯222和CTE工程管芯224容纳于同一模制层262中。在实施例中，图2E的结构可以进行与载体250剥离和分离，以提供个体封装的器件，每个器件都具有半导体管芯222和CTE工程管芯224对。
[0041]在另一方面，半导体管芯和CTE工程管芯容纳于衬底的芯中。例如，图3示出了根据本发明实施例，封装的半导体管芯和CTE工程管芯对的截面图。参考图3，半导体封装300包括嵌入衬底304中的半导体管芯322和CTE工程管芯324对，衬底304上制造有构建层。在实施例中，半导体管芯322和CTE工程管芯324对嵌入衬底304的芯370中。在一个这样的实施例中，半导体管芯322和CTE工程管芯324对嵌入同样的芯材料之内，如图3中所
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[0042]在另一方面，半导体管芯和CTE工程管芯容纳于包括单独的半导体管芯的BBUL封装的构建层中。例如，图4示出了根据本发明实施例，封装的半导体管芯和CTE工程管芯对的截面图。参考图4，半导体封装400包括半导体管芯422和CTE工程管芯424对。封装400中还包括另一个半导体管芯480。可以使用半导体管芯480作为BBUL工艺的基础来执行BBUL工艺。在实施例中，在BBUL工艺期间，在衬底404中嵌入半导体管芯422和CTE工程管芯424对，作为半导体管芯480上制造的构建层的一部分。
[0043]如上文简述的那样，可以在面板上封装半导体管芯和CTE工程管芯对。例如，图5示出了截面图，其表示根据本发明实施例，在制造封装的半导体管芯和CTE工程管芯对的方法中的操作。
[0044]参考图5，在实施例中，可以在载体590上执行以上制造过程。可以提供其中设置有多个空腔的诸如面板的载体590，每个空腔的尺寸被设计成接收半导体管芯522和CTE工程管芯524对。在处理期间，可以配合相同的结构(例如500和500’)，以便构建用于处理设施的背对背设备。因此，处理量得到有效加倍。图5中所示的结构可以形成更大面板的部分，更大面板具有多个截面类似或相同的相同区域。
[0045]例如，面板可以在任一侧上包括1000个凹陷，允许从单个面板制造2000个个体封装。面板可以包括粘附释放层和粘合胶合剂。可以在用于分离处理的设备500或500’的每个末端处提供切割区域。可以利用管芯结合膜将半导体管芯522和CTE工程管芯524对的背侧(例如在CTE工程管芯部分的背侧)结合到面板。可以通过层压工艺形成密封层。在另一实施例中，可以通过在晶圆尺度的设备阵列上旋涂并固化电介质来形成一个或多个密封层，为了例示简单，设备500仅仅是一个子集。
[0046]在实施例中，遵循封装工艺，例如将封装的存储器管芯与封装逻辑管芯耦合，将一个或多个上述容纳半导体管芯和CTE工程管芯的半导体封装与其他封装配对。在范例中，可以利用热压力接合(TCB)处理，在BBUL制造之后，进行两个或更多个体封装管芯之间的连接。在另一实施例中，超过一个的两管芯嵌入同一封装中。例如，在一个实施例中，封装的半导体管芯和CTE工程管芯对还包括辅助的叠置管芯。第一管芯可以具有设置于其中的一个或多个过硅通孔(TSV管芯)。第二管芯可以通过一个或多个过硅通孔电耦合至TSV管芯。该设备还可以包括无芯衬底。在一个实施例中，两个管芯都嵌入无芯衬底中。
[0047]于是，本发明的实施例实现了封装的半导体管芯和CTE工程管芯对的制造。这样的实施例可以提供益处，例如，但不限于成本降低和层间电介质(ILD)应力降低。本文描述的部件和技术的唯一性组合可以与常规设备工具箱完全兼容。
[0048]图6是根据本发明实施例的计算机系统600的示意图。如图所示的计算机系统600 (也称为电子系统600)能够体现根据几个公开的实施例和本公开中阐述的其等价方案的任一种的封装的半导体管芯和CTE工程管芯对。计算机系统600可以是诸如笔记本计算机的移动装置。计算机系统600可以是诸如无线智能电话的移动装置。计算机系统600可以是台式计算机。计算机系统600可以是手持读取器。
[0049]在实施例中，电子系统600是计算机系统，其包括系统总线620，以电耦合电子系统600的各个部件。根据各实施例，系统总线620是单根总线或总线的任意组合。电子系统600包括向集成电路610提供电力的电压源630。在一些实施例中，电压源630通过系统总线620向集成电路610供应电流。
[0050]根据实施例，集成电路610电耦合至系统总线620并且包括任何电路或电路组合。在实施例中，集成电路610包括可以是任何类型的处理器612。如这里使用的，处理器612可以表示任何类型的电路，例如，但不限于微处理器、微控制器、图形处理器、数字信号处理器或另一种处理器。在实施例中，处理器612是本文公开的封装的半导体管芯和CTE工程管芯对。在实施例中，在处理器的存储器高速缓存中有SRAM的实施例。集成电路610中可以包括的其他类型电路是定制电路或专用集成电路(ASIC)，例如用于无线装置中的通信电路614，无线装置例如是蜂窝电话、智能电话、寻呼机、便携式计算机、双向无线电设备和类似电子系统。在实施例中，处理器610包括管芯上存储器616，例如静态随机存储存储器(SRAM)。在实施例中，处理器610包括嵌入式管芯上存储器616，例如嵌入式动态随机存储存储器(eDRAM)。
[0051]在实施例中，利用后续集成电路611补充集成电路610。有用的实施例包括双处理器613和双通信电路615以及双管芯上存储器617，例如SRAM。在实施例中，双集成电路610包括嵌入式管芯上存储器617，例如eDRAM。
[0052]在实施例中，电子系统600还包括外部储存器640,外部储存器640又可以包括一个或多个适于特定应用的存储元件，例如RAM形式的主存储器642、一个或多个硬盘驱动器644和/或一个或多个处理可移除介质646的驱动器，例如软盘、紧致盘(⑶)、数字多用盘(DVD)、闪速存储器驱动器和其他现有技术中已知的可移除介质。根据实施例，外部储存器640也可以是嵌入式存储器648，例如嵌入式TSV管芯叠置体中的第一管芯。
[0053]在实施例中，电子系统600还包括显示装置650、音频输出660。在实施例中，电子系统600包括输入装置，例如控制器670，其可以是键盘、鼠标、跟踪球、游戏控制器、微音器、语音识别装置或向电子系统600中输入信息的任何其他输入装置。在实施例中，输入装置670是摄像机。在实施例中，输入装置670是数字录音机。在实施例中，输入装置670是摄像机和数字录音机。
[0054]如这里所示，可以在若干不同实施例中实现集成电路610，包括根据几个公开实施例及其等价方案的封装的半导体管芯和CTE工程管芯对，电子系统、计算机系统、一种或多种制造集成电路的方法以及如本文在各实施例及其现有技术等价方案中阐述，根据几个公开实施例的任一个，制造包括封装的半导体管芯和CTE工程管芯对的电子组件的一种或多种方法。可以改变元件、材料、几何结构、尺度和操作顺序以适应特定的I/O耦合要求，包括用于根据几个公开的封装的半导体管芯和CTE工程管芯对实施例及其等价方案的任一个的处理器安装衬底中嵌入的微电子管芯的阵列接触数、阵列接触配置。
[0055]因此，已经公开了封装的半导体管芯和CTE工程管芯对和形成封装的半导体管芯和CTE工程管芯对的方法。在实施例中，半导体封装包括衬底。半导体管芯嵌入衬底中且具有表面区域。CTE工程管芯嵌入衬底中并且耦合到半导体管芯。CTE工程管芯具有与半导体管芯的表面区域相同且对准的表面区域。在一个这样的实施例中，半导体管芯由硅构成，CTE工程管芯由铜构成。
【权利要求】
1.一种半导体封装，包括: 衬底； 半导体管芯，所述半导体管芯被嵌入所述衬底中并且具有表面区域；以及 CTE工程管芯，所述CTE工程管芯被嵌入所述衬底中并且耦合到所述半导体管芯，并且具有与所述半导体管芯的所述表面区域相同且对准的表面区域。
2.根据权利要求1所述的半导体封装，其中所述半导体管芯包括硅，并且所述CTE工程管芯包括铜。
3.根据权利要求1所述的半导体封装，其中所述CTE工程管芯是所述半导体管芯的大约5倍厚，或更厚。
4.根据权利要求3所述的半导体封装，其中所述半导体管芯的厚度大约为20微米，并且所述CTE工程管芯的厚度大约为100微米。
5.根据权利要求1所述的半导体封装，其中通过共晶金(Au)和锡(Sn)焊料将所述CTE工程管芯耦合到所述半导体管芯。
6.根据权利要求1所述的半导体封装，其中所述衬底包括扇出层。
7.根据权利要求6所述的半导体封装，其中所述半导体管芯和所述CTE工程管芯被容纳在所述衬底的同一模制层中。
8.根据权利要求1所述的半导体封装，其中所述衬底是无凸点构建层(BBUL)衬底。
9.根据权利要求8所述的半导体封装，其中所述半导体管芯和所述CTE工程管芯被容纳在所述衬底的芯中。
10.根据权利要求8所述的半导体封装，其中所述衬底为无芯衬底。
11.一种制造半导体封装的方法，所述方法包括: 从半导体晶圆的背侧减薄所述半导体晶圆；以及接下来， 经由所述背侧将所述半导体晶圆耦合到CTE工程晶圆或面板； 分离所述半导体晶圆和所述CTE工程晶圆或面板，以形成多个半导体管芯和CTE工程管芯对；以及 在单个封装中封装半导体管芯和CTE工程管芯对。
12.根据权利要求11所述的方法，其中将所述半导体晶圆耦合到所述CTE工程晶圆或面板包括将娃晶圆稱合到铜晶圆或面板。
13.根据权利要求11所述的方法，其中减薄所述半导体晶圆包括减薄到所述CTE工程晶圆或面板厚度的大约五分之一的厚度。
14.根据权利要求11所述的方法，其中减薄所述半导体晶圆包括减薄到大约20微米的厚度。
15.根据权利要求11所述的方法，其中将所述半导体晶圆耦合到所述CTE工程晶圆或面板包括使用共晶金(Au)和锡(Sn)焊料。
16.一种半导体封装，包括: 衬底，所述衬底具有焊盘侧； 半导体管芯，所述半导体管芯被嵌入所述衬底中，所述半导体管芯包括与所述衬底的所述焊盘侧紧邻的有源侧，并且包括背侧，所述背侧具有远离所述衬底的所述焊盘侧的表面区域；以及CTE工程管芯，所述CTE工程管芯被嵌入所述衬底中并且耦合到所述半导体管芯，所述CTE工程管芯具有与所述半导体管芯的所述背侧的所述表面区域相同且对准的表面区域，其中所述CTE工程管芯的CTE控制所述半导体管芯和所述CTE工程管芯的组合CTE。
17.根据权利要求16所述的半导体封装，其中所述半导体管芯包括硅，并且所述CTE工程管芯包括铜。
18.根据权利要求16所述的半导体封装，其中所述CTE工程管芯是所述半导体管芯的大约5倍厚，或更厚。
19.根据权利要求18所述的半导体封装，其中所述半导体管芯的厚度大约为20微米，并且所述CTE工程管芯的厚度大约为100微米。
20.根据权利要求16所述的半导体封装，其中通过共晶金(Au)和锡(Sn)焊料将所述CTE工程管芯耦合到所述半导体管芯。
21.根据权利要求16所述的半导体封装，其中所述衬底包括扇出层。
22.根据权利要求21所述的半导体封装，其中所述半导体管芯和所述CTE工程管芯被容纳在所述衬底的同一模制层中。
23.根据权利要求16所述的半导体封装，其中所述衬底是无凸点构建层(BBUL)衬底。
24.根据权利要求23所述的半导体封装，其中所述半导体管芯和所述CTE工程管芯被容纳在所述衬底的芯中。
25.根据权利要求23所述的半导体封装，其中所述衬底为无芯衬底。
【文档编号】H01L25/16GK104137257SQ201180076404
【公开日】2014年11月5日 申请日期:2011年12月21日 优先权日:2011年12月21日
【发明者】C·胡 申请人:英特尔公司