半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，并且特别涉及包括在不同基板上形成且彼此电连接的多个场效应晶体管(FET)的半导体装置以及该半导体装置的制造方法。
背景技术：
在半导体装置中，诸如FET的半导体元件的尺寸根据摩尔(Moore)的比例定律减小，以改善诸如处理速度和功耗的特性。然而，在半导体装置中，随着尺寸上的进一步减小以及性能上的进一步改善，如何有效地彼此连接半导体元件变得很重要。特别是对于三维结构的半导体装置，其中层叠多个基板，以便堆叠多个基板来改善集成度，已经研究了各种元件的连接方法。此外，对于集成不能以相同的工艺形成在相同基板上的晶体管以便改善性能的情况或类似的情况，对于层叠基板的需求日益增长。上述这种情况增加的背景之一可为，例如，由于短沟道效应这样的因素，性能改善上的困难日益增加。为了克服所述的困难，例如，已经提出向沟道区域施加应力以产生应变，从而改善载流子迁移率来增加导通状态电流。特别地，已经知晓用应力衬层(stress liner layer)覆盖FET以在沟道区域中产生应变。这里，向η型MOS (金属氧化物半导体)FET的沟道区域施加拉应力的应力衬层用于改善电子迁移率。同样，对于P型M0SFET，应力衬层施加压应力以改善空穴迁移率(参JaLH. S. Yang et al. ,“Dual Stress Liner for High Performance Sub_45nm Gate LengthSOI CMOS Manufacturing, ” IEDM Tech. Dig.，p. 1075，2004 (在下文称为非专利文件 I)或曰本专利特开No. 2010-205951，
和
段等(在下文称为专利文件I))·此外，已经提出采用晶格常数与半导体基板不同的外延层来形成一对源极-漏极区域，以为沟道区域施加应变。例如，在η型MOSFET中，诸如SIC的施加拉应力的材料用于形成一对源极-漏极区域。另一方面，在P型MOSFET中，诸如SiGe的施加压应力的材料用于形成一对源极-漏极区域(例如，参见日本专利特开No. 2006-203091，
段和图7等(在下文称为专利文件2))。此外，已经知晓将FET形成为使沟道区域设置在半导体的具有高载流子迁移率的晶体取向平面上。例如，η型MOSFET形成为使“(100)”面用作沟道区域来改善电子迁移率。另一方面，P型MOSFET形成为使例如(110)面用作沟道区域来改善空穴迁移率(例如，参见 Μ. Yang et al. , iiHigh Performance CMOS Fabricated on Hybrid Substrate withDifferent Crystal Orientation, ”IEDM, pp. 453-456, 2003 (在下文称为非专利文件 2)和日本专利特开No. 2007-194337，
段等(在下文称为专利文件3))。此外，随着栅极绝缘膜的厚度不断减小，有时产生栅极漏电流而导致功耗增加等这样的故障。已经提出一种高介电常数材料，即高k材料，其介电常数高于氧化硅，以形成栅极绝缘膜，以便防止如上所述的故障。例如，采用HfSiON等作为高k材料形成栅极绝缘膜。在采用高k材料形成栅极绝缘膜的情况下，为了促使特征表现出来，栅极电极不由多晶硅形成，而是由金属材料形成。这里，对于FET的阈值电压Vth的控制，η型MOSFET和ρ型MOSFET由彼此不同的金属材料形成，从而为η型MOSFET和ρ型MOSFET的栅极电压获得适当的功函数。特别地，在η型MOSFET中，采用使栅极电极的功函数位于导带的一端的金属形成栅极电极。同时，在P型MOSFET中，采用使栅极电极的功函数位于价带的一端的金属形成栅极电极(例如，参见 L. Witters et al·, “8人 TinV Gate-First Dual Channel TechnologyAchieving Low-Vt High Performance, ” IEEE, 2010 (在下文称为非专利文件 3)和日本专利特开No. 2005-285809,
、
和
段等(在下文称为专利文件4))。

发明内容
如上所述，为了确保优良的特性，采用彼此不同的材料形成η型MOSFET和ρ型MOSFET。因此，当在CMOS(互补金属氧化物半导体)装置的制造中η型MOSFET和ρ型 MOSFET形成在相同的基板上时，它们需要彼此分开形成以确保MOSFET的特性。例如，在一种导电类型的MOSFET形成在半导体基板上后，另一种导电类型的MOSFET形成在相同的半导体基板上。因此，步骤数量多，制造效率低，并且制造成本有时增加。例如，在不同的晶体取向平面设置在相同的基板上以便增加η型MOSFET和ρ型MOSFET中的载流子迁移率的情况下，需要采用将不同晶体取向平面的层贴合到基板的工艺。此外，当η型MOSFET和ρ型MOSFET分别形成在相同的基板上时，在某些情况下需要采用高晶体生长技术(参见非专利文件2)。此外，如果先前设置的一个FET经受高温条件，如在栅极绝缘膜形成在另一个FET上或在离子注入后执行退火工艺的情况下，则有时出现一个FET的特性下降，导致组合有FET的装置的可靠性下降。特别是45nm节点代(generation)的后续代的FET,这样故障的出现显露出来(参见非专利文件3)。从而，所希望的是提供一种半导体装置及其制造方法，其能够实现制造效率的提闻、成本的降低和迁移率的提闻。根据本发明的实施例，所提供的半导体装置包括提供有第一场效应晶体管的第一基板和提供有第二导电类型的第二场效应晶体管的第二基板，第一和第二基板在其分别提供第一和第二场效应晶体管的基板面处彼此贴合，第一场效应晶体管和第二场效应晶体管彼此电连接。在上述半导体装置中，提供有第三场效应晶体管的一个或更多个第三基板层叠在第二基板的与第一基板相对的面的相反侧的面上。此外，第二基板和第三基板分别在其一个面和另一个面上包括晶体管连接配线层和中继配线层，晶体管连接配线层连接到基板中的场效应晶体管，晶体管连接配线层通过层间绝缘层中形成的接触部(contact)连接到场效应晶体管的栅极电极或源极-漏极区域，并且每个基板的一个面侧和另一个面侧提供的两个中继配线层通过层间绝缘膜中形成的接触部和基板中以穿透状态形成的连接通路彼此连接。在上述半导体装置中，用于检测从第一基板的第二基板相反侧的背面入射的入射光的光接收部分形成在第一基板上。根据本发明的另一个实施例，所提供的半导体装置的制造方法包括在第一基板上提供第一场效应晶体管，在第二基板上提供第二场效应晶体管，在第一基板和第二基板的每一个上形成用于第一场效应晶体管和第二场效应晶体管的连接结构，以及在其上分别提供有第一场效应晶体管和第二场效应晶体管的基板面处将第一基板和第二基板彼此贴合，以通过基板贴合而由连接结构将第一和第二场效应晶体管彼此电连接。在半导体装置及其制造方法中，例如，第一导电类型的第一场效应晶体管提供在第一基板上。然后，与第一导电类型不同的第二导电类型的第二场效应晶体管提供在第二基板上。然后，第一基板和第二基板彼此相对且彼此贴合。这时，基板在其分别形成有第一和第二场效应晶体管的基板面处贴合。特别地，根据本发明实施例的制造方法，在贴合基板时，第一场效应晶体管和第二场效应晶体管通过基板上预先形成的连接结构而彼此电连接。 根据本发明，可提供能实现制造效率提高、成本降低和可靠性提高的半导体装置以及半导体装置的制造方法。通过下面的描述和所附的权利要求并接合附图，本发明的以上和其它特征以及优点将变得明显易懂，附图中相同的部件或原件由相同的参考标号表示。


图I是根据实施例I的半导体装置的电路构造的电路图；图2是示出图I的半导体装置的主要部分的透视图；图3是沿着图2的X11-X12平面剖取的示意性截面图；图4是沿着图2的X21-X22平面剖取的示意性截面图；图5是沿着图2的X31-X32平面剖取的示意性截面图；图6是示出η型MOSFET的主要部分的示意图，其构成图I的半导体装置的一部分； 图7是示出ρ型MOSFET的主要部分的示意图，其构成图I的半导体装置的一部分；图8是示意性地示出图I的半导体装置的制造方法的流程图；图9至图13是沿着图2的Χ11-Χ12平面剖取的示意性截面图，示出了图8所示的制造方法的不同步骤； 图14至图18是沿着图2的Χ21-Χ22平面剖取的示意性截面图，并且示出了图8的制造方法的电连接步骤的不同阶段；图19是示出根据实施例2的半导体装置的制造方法的主要部分的示意性截面图；图20是沿着图2的Χ11-Χ12平面剖取的示意性截面图，但是示出了根据实施例3的半导体装置的部分；图21至图23是示出图20的半导体装置的制造方法的不同步骤的示意性截面图；图24是沿着图2的Χ11-Χ12平面剖取的示意性截面图，但是示出了根据实施例4的半导体装置的主要部分；
图25是沿着图2的X11-X12平面剖取的示意性截面图，但是示出了根据实施例5的半导体装置的主要部分；图26是示出图25的半导体装置的η型MOSFET的主要部分的示意性俯视平面图；图27是示出图25的半导体装置的P型MOSFET的主要部分的示意性俯视平面图；图28是根据实施例6的半导体装置的示意性俯视平面图；图29是示出图28的半导体装置的η型MOSFET的主要部分的示意性俯视平面图；图30是示出图28的半导体装置的P型MOSFET的主要部分的示意性俯视平面图；图31是根据实施例7的半导体装置的示意性俯视平面图；图32是示出图28的半导体装置的η型MOSFET的主要部分的示意性俯视平面图； 图33是示出图28的半导体装置的P型MOSFET的主要部分的示意性俯视平面图；图34是示出根据实施例8的半导体装置的电路构造的电路图；图35是示出图34的半导体装置的主要部分的透视图；图36是图34的半导体装置的第一基板上设置的η型MOSFET的示意性俯视平面图；图37是示出图34的半导体装置的第二基板上设置的P型MOSFET的示意性俯视平面图；图38是示出根据实施例9的半导体装置的主要部分的电路图；图39是示出根据实施例10的半导体装置的主要部分的示意性俯视平面图；图40是沿着图39的Χ41-Χ42平面剖取的示意性截面图；图41是示出η型MOSFET的主要部分的示意图，其构成图39的半导体装置的一部分；图42是示出ρ型MOSFET的主要部分的示意图，其构成图39的半导体装置的一部分；图43Α和图43Β至图47是沿着图39的Χ41-Χ42平面剖取的示意性截面图，示出了图39的半导体装置的制造方法的不同步骤；图48是沿着图39的Χ41-Χ42平面剖取的示意性截面图，但是示出了根据实施例11的半导体装置的主要部分；图49Α和图49Β至图52是沿着图39的Χ41-Χ42平面剖取的示意性截面图，但是示出了图39的半导体装置的制造方法的不同步骤；图53Α是示出根据实施例12的半导体装置的MOSFET的基本结构的示意性平面图，而图53Β是沿着图53Α的Υ21-Υ22线剖取的示意性截面图；图54Α至图54C、图55Α和图55Β是示出根据实施例12的装置构造I的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；图56Α至图56C、图57Α和图57Β是示出根据实施例12的装置构造2的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；图58Α至图58C、图59Α和59Β是示出根据实施例12的装置构造3的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；图60和图61分别是示出根据实施例13的半导体装置的主要部分的示意性截面图和透视图62A至图62B、图63A和图63B是示出根据实施例13的半导体装置的主要部分的示意图，并且示出了该半导体装置的制造方法；图64A至图64C是示出根据实施例13的多个层叠的半导体装置及其制造方法示例的不意图；图65A和图65B至图6 分别是示出根据实施例14的多个层叠的半导体装置及其制造方法示例的示意性透视图和示意性截面图；图66A和图66B、图67A和图67B以及图68A和图68B分别是示出实施例14的不同变化的示意图和示意性截面图；图69是示出根据修改I的半导体装置的示意性截面图；图70是示出图39的半导体装置的不同部分的示意性截面图图71是示出根据修改2的半导体装置的示意性截面图；以及图72是示出在不同修改的半导体装置中η型MOSFET的栅极电极的示意性截面图。
具体实施例方式下面，参考附图描述在此公开的本发明的优选实施例。描述以下面的顺序给出。I.实施例I (η型FET和ρ型FET设置在彼此贴合的不同基板上)2.实施例2 (同时形成通路)3.实施例3 (接合部分上的层间绝缘膜由低k材料制造)4.实施例4 (下基板的装置隔离部分不是STI)5.实施例5 (采用共享通路)6.实施例6 (η型FET和ρ型FET的栅极的纵向方向彼此垂直相交)7.实施例7 (η型FET和ρ型FET的栅极的纵向方向彼此以45°相交)8.实施例8 (形成NAND电路)9.实施例9 (形成NOR电路)10.实施例10 (配线层彼此直接连接)11.实施例11 (设置完全硅化的源极-漏极区域)12.实施例12(在配线层彼此直接连接的情况下，沟道方向彼此平行或垂直)13.实施例13 (形成鳍FET)14.实施例14(层叠三层或更多的多层基板)15.修改(采用化合物半导体等)〈I.实施例 1>Α.装置构造图I至5分别示出了根据实施例I的半导体装置的主要部分。具体地讲，图I是示出半导体装置的电路构造的电路图。图2是示出半导体装置的主要部分的透视图。应当注意的是，图2是示意性平面图，其中两个基板一个设置在另一个上，并且为了确保高可见度，在左右方向上(即X方向上)以及在上下方向上(即y方向上)，以小距离错位的关系示出了两个基板上形成的图案。图3至5是示出半导体装置的主要部分的截面图。具体而言，图3示出了沿着图2的X11-X12平面剖取的截面图；图4示出了沿着X21-X22平面剖取的截面图；而图5示出了沿着X31-X32平面剖取的截面图。应当注意的是，上述附图以不同的比例示出，从而可易于识别所示元件的布置。参见图I至图5，半导体装置I包括CMOS电路，该CMOS电路包括η型MOSFET IllN和P型MOSFET 211Ρ。应当注意的是，在图2中，ρ型MOSFET 211Ρ由圆点表示，而没有圆点应用于η型MOSFET 11 IN。参见图1，η型MOSFET IllN和ρ型MOSFET 211Ρ彼此电连接，以构造例如CMOS反相电路(CMOS inverter circuit)或NOT电路。换言之，半导体装置I中的η型MOSFET 11 IN和ρ型MOSFET 21IP电连接为，当高电平的输入信号输入到半导体装置I时，半导体装置I输出低电平的输出信号，但是，当低电平的输入信号输入到半导体装置I时，半导体装置I输出高电平的输出信号。具体而言，η型MOSFET 11 IN和ρ型MOSFET 21IP的栅极彼此电连接，并且还电连接到半导体装置I的输入端子In，如图I所示。η型MOSFET IllN的漏极和ρ型MOSFET 211Ρ的漏极彼此电连接，并且还电连接到半导体装置I的输出端子Out。η型MOSFET IllN的源极电连接到接地GND。同时，ρ型MOSFET 211Ρ的源极电连接到电源电压端子Vdd。半导体装置I的N型MOSFET IllN和ρ型MOSFET 211Ρ彼此以相对的关系设置，如图2所示。这里，“M0SFET以彼此相对的关系设置”是指栅极电极的沟道侧的相反侧的面彼此面对。现在参见图3至图5，半导体装置I包括第一基板101和第二基板201。第一基板101和第二基板201彼此以相对的关系设置。N型MOSFET IllN设置在第一基板101的与第二基板201相对的面上，即第一基板101的上面上。同时，ρ型MOSFET 211Ρ设置在第二基板201的与第一基板101相对的面上，即第二基板201的下面上。多层配线层310设置在第二基板201的面(位于与第一基板101相对的下面的相反侧)上，即第二基板201的上面上。尽管在下文描述细节，但是η型MOSFET IllN和ρ型MOSFET 211Ρ通过多个配线彼此电连接，所述配线例如为多层配线层310中设置的配线层321Η。图6示出了 η型MOSFET的主要部分，其构成半导体装置的一部分，而图7示出了P型MOSFET的主要部分，其构成半导体装置的一部分。在图6和图7中，示出了上面，并且由上层覆盖的下层中的构件部分的轮廓由细虚线表示。此外，在η型MOSFET IllN和ρ型MOSFET 21IP之上，构成多层配线层310的多个配线中的一些配线，即最下部分的那些配线由粗虚线表示。参见图6，η型MOSFET IllN包括栅极电极IllG和一对源极-漏极区域IllA和IllB0如图7所示，ρ型MOSFET 21IP包括栅极电极21IG和一对源极-漏极区域21IA和211Β.
下面继续描述所述部件的细节。A-1.第一基板 101第一基板101是(100)基板，例如，由单晶硅半导体制造。N型MOSFET IllN设置在第一基板101的与第二基板201相对的面上，即第一基板的上面上，如图3至图5所示。如图3等所示，η型MOSFET 11 IN具有LDD (轻掺杂漏极)结构。N型MOSFET 11 IN设置为，例如，沟道方向指向第一基板101的(100)面的〈110〉取向，从而可使电子迁移率很高。应当注意的是，本发明中的“沟道方向”是指沟道电流流动的方向或者源极-漏极区域彼此分开的方向。、如图3等所示，η型MOSFET IllN设置在由元件隔离层110分隔的第一基板101的区域中。元件隔离层110设置为，例如，设置S TI(浅沟槽隔离)结构。特别地，元件隔离层110在平面上形成沟槽(没有示出)，该平面即为第一基板101的xy平面，从而使其隔离成η型MOSFET IllN要形成在该面上的区域。因此，元件隔离层110通过在沟槽(没有示出)中埋设诸如氧化硅的绝缘体而形成。η型MOSFET IllN的栅极电极IllG设置在平面上，即第一基板101的xy平面上，从而使其以凸起的方式突出，并且其间插设有栅极绝缘膜111Z，如图3所示。栅极电极IllG设置为使其在平面上具有矩形截面，该平面即为垂直于第一基板101的平面(即xy平面)的yz平面。此外，栅极电极IllG延伸为使其纵向方向对应于第一基板101的平面(即xy平面)上的y方向，如图6所示。栅极绝缘膜IllZ采用高介电常数或高k材料形成，其介电常数高于二氧化硅。同时，栅极电极IllG采用使其功函数位于导带的一端的金属材料形成。侧壁SWl设置在栅极电极IllG的相反侧上，其间插设有绝缘膜Z1。侧壁SWl采用诸如SiN的绝缘材料形成。绝缘膜Zl设置为覆盖栅极电极IllG的侧面以及第一基板101的上面与栅极电极IllG的相反侧部分接触的部分。绝缘膜Zl采用诸如SiO2的绝缘材料形成。关于η型MOSFET 111Ν，成对的源极-漏极区域IllA和IllB设置为夹着沟道区域的一部分，在该部分的沟道区域中栅极电极IllG设置在第一基板101上。源极-漏极区域11IA和11IB具有低浓度杂质区域11IAL或11IBL和高浓度杂质区域11IAH或111ΒΗ,如图3等所示。低浓度杂质区域11IAL和11IBL以及高浓度杂质区域11IAH和11IBH掺杂有η型杂质。如图3等所示，低浓度杂质区域11IAL和IllBL设置在第一基板101的一部分之下，在该部分处绝缘膜Zl和侧壁SWl设置在第一基板101的上面侧。低浓度杂质区域IllAL和IllBL是延伸区域，并且设置为在其间夹着沟道区域。如图3等所示，高浓度杂质区域11IAH和IllBH设置在第一基板101的该部分的相反侧，在该部分处绝缘膜Zl和侧壁SWl设置在第一基板101的上面侧。高浓度杂质区域IllAH和IllBH设置为在其间夹着沟道区域，并且其间插设有低浓度杂质区域IllAL和IllBL0高浓度杂质区域11IAH和IllBH的杂质浓度高于低浓度杂质区域11IAL和IllBL的杂质浓度，并且高浓度杂质区域IllAH和IllBH形成在较深位置。例如，在第一基板101上形成凹陷部分后通过从凹陷部分外延生长晶体而形成高浓度杂质区域11IAH和111BH。例如，高浓度杂质区域11IAH和IllBH由晶格常数与第一基板101不同的材料形成，并且设置为向沟道区域施加拉力，以提高电子迁移率。第一基板101上设置有应力衬层121，如图3至图5所示。应力衬层121设置为覆盖第一基板101的其上设置η型MOSFET IllN的上面，如图3等所示。这里，为了提高η型MOSFET IllN的电子迁移率，应力衬层121采用向沟道区域施加拉应力的材料形成。此外，应力衬层121构造为用作蚀刻停止层。换言之，应力衬层121是CESL (接触蚀刻停止的衬垫)层。平坦化膜131设置在第一基板101上，如图3至图5所示。平坦化膜131设置为 使其覆盖第一基板101上的应力衬层121的上面，以设置平坦面，如图3等所示。多个配线层111ΗΑ、11IHB和11IHG设置在第一基板101上，如图3至图5所示。配线层111ΗΑ、111ΗΒ和IllHG设置在平坦化膜131的上面上，如图3至图5所示。应当注意的是，在本发明中，“配线层”和“配线”不是表明线状的表示，而是意味着在多层的配线层中使相同的导电层工作的层。从而，配线层或配线的平面形状不限于线状，而是可为任何其它形状，例如，正方形或矩形形状。配线层IllHA设置为使其通过延伸穿过平坦化膜131的接触部Cll电连接到一个源极-漏极区域111Α，如图3所示。特别地，配线层IllHA连接到源极-漏极区域IllA的高浓度杂质区域111ΑΗ。此外，配线层11IHA形成为包括沿着y方向在源极-漏极区域11IA之上延伸的部分，如图6所示。换言之，配线层IllHA形成为使其纵向方向对应于y方向。此外，配线层IllHA形成为包括从其在y方向上延伸的部分的上端在X方向上延伸到外侧的部分。配线层IllHB设置为使其通过延伸穿过平坦化膜131的另一个接触部Cll电连接到另一个源极-漏极区域111B，如图3所示。特别地，配线层IllHB连接到源极-漏极区域IllB的高浓度杂质区域111BH。此外，配线层IllHB形成为包括沿着y方向在源极_漏极区域IllB之上延伸的部分。换言之，配线层IllHB形成为使其纵向方向对应于y方向。此夕卜，配线层IllHB形成为包括从其在I方向上延伸的部分的下端在X方向上延伸到外侧的部分。配线层IllHG设置为通过延伸穿过平坦化膜131的再一个接触部Cll电连接到栅极电极111G，如图4所示。此外，配线层11IHG形成为包括从栅极电极11IG的上端在栅极电极IllG之上在X方向上延伸的部分，如图6所示。换言之，配线层IllHG形成为使其纵
向方向与X方向一致。配线层IllHAUllHBiP IllHG涂有多个层间绝缘膜132和151，如图3至图5所
/Jn ο例如，平坦化膜131以及层间绝缘膜132和151采用诸如氧化硅或氮化硅的绝缘材料形成。例如，配线层111HA、111HB和IllHG以及接触部Cll采用诸如Al或Cu的金属材料形成。A-2.第二基板 201第二基板201是(110)基板，例如，由单晶硅半导体形成。
P型MOSFET 211P设置在第二基板201的与第一基板101相对的面上，即第二基板201的下面上，如图3至图5所示。P型MOSFET 211P具有LDD结构，如图3等所示。这里，ρ型M0SFET211P设置为，例如，使其沟道方向指向第二基板201的(110)面上的〈110〉方向，从而可获得高空穴迁移率。如图3等所示，ρ型MOSFET 21IP设置在第二基板201上由元件隔离层210分隔的区域中。这里，元件隔离层210设置为，例如，设置STI结构。特别地，元件隔离层210在第二基板201的平面(即xy平面)上形成沟槽(没有示出)，从而分隔出ρ型MOSFET 21IP 要设置在第二基板201上的区域。在形成沟槽后，例如，诸如氧化硅的绝缘体埋设在沟槽中以形成元件隔离层210。ρ型MOSFET 211P的栅极电极211G设置为在第二基板201的平面(即xy平面)上经由栅极绝缘膜211Z以凸起的状态突出，如图3等所示。栅极电极211G设置为使其在与xy平面上的第二基板201的平面垂直的平面(即yz平面)上具有矩形截面。此外，栅极电极211G延伸为使其纵向方向对应于第二基板201的平面(即xy平面)上的y方向，如图7所示。栅极绝缘膜21IZ采用高介电常数或高k材料形成。栅极电极21IG采用使其功函数位于价带的一端的金属材料形成。侧壁SW2设置在栅极电极211G的相反侧上，并且其间插设有绝缘膜Z2。例如，侧壁SW2采用诸如SiN的绝缘材料形成。绝缘膜Z2设置为覆盖栅极电极211G的侧面以及第二基板201的面上设置为相邻于栅极电极211G的相反侧的部分。例如，绝缘膜Z2采用诸如SiO2的绝缘材料形成。ρ型MOSFET 211P的成对的源极-漏极区域211A和211B以夹着沟道区域的一部分的方式设置，在该部分的沟道区域中栅极电极211G设置在第二基板201上，如图3等所
/Jn ο源极-漏极区域21IA和21IB具有低浓度杂质区域21IAL或21IBL以及高浓度杂质区域211AH或211BH，如图3等所示。低浓度杂质区域211AL和211BL以及高浓度杂质区域211AH和211BH掺杂有ρ型杂质。低浓度杂质区域211AL和211BL设置在第二基板201的一部分之上，在该部分上绝缘膜Z2和侧壁SW2设置在第二基板201的下面侧，如图3等所示。低浓度杂质区域21IAL和211BL是延伸区域，并且设置为其间夹着沟道区域。如图3等所示，高浓度杂质区域211AH和211BH设置在第二基板201的该部分的相反侧，在该部分处绝缘膜Z2和侧壁SW2设置在第二基板201的下面侧。高浓度杂质区域21IAH和21IBH设置为其间夹着沟道区域，并且其间插设有低浓度杂质区域21IAL和211BL。高浓度杂质区域211AH和211BH的杂质浓度高于低浓度杂质区域211AL和211BL的杂质浓度，并且高浓度杂质区域211AH和211BH形成在较深的位置。例如，在第二基板201上形成凹陷部分后通过从凹陷部分外延生长晶体而形成高浓度杂质区域211AH和211BH。例如，高浓度杂质区域211AH和211BH由晶格常数与第二基板201不同的材料形成，并且设置为向沟道区域施加压力，以提高空穴迁移率。
第二基板201上设置有应力衬层221，如图3至图5所示。应力衬层221设置为覆盖第二基板201的其上设置ρ型MOSFET 211P的面，如图3等所示。这里，为了提高P型MOSFET 211P的空穴迁移率，应力衬层221采用为沟道区域施加压应力的材料形成。此外，应力衬层221构造为用作蚀刻停止层。换言之，应力衬层221是CESL层。平坦化膜231设置在第二基板201上，如图3至图5所示。平坦化膜231设置为使其覆盖第二基板201上的应力衬层221以设置平坦面，如图3等所示。多个配线层211HA、211HB和211HG设置在第二基板201上，如图3至图5所示。配线层211HA、211HB和211HG设置在平坦化膜231的与第一基板101相对的面上，如图3至图5所示。
配线层211HA设置为使其通过延伸穿过平坦化膜231的接触部C21电连接到一个源极-漏极区域211A，如图3所示。特别地，配线层211HA连接到源极-漏极区域211A的高浓度杂质区域211AH。此外，配线层211HA形成为包括沿着y方向在源极-漏极区域211A之下延伸的部分，如图7所示。换言之，配线层211HA形成为使其纵向方向对应于y方向。配线层211HB设置为使其通过延伸穿过平坦化膜231的另一个接触部C21电连接到另一个源极-漏极区域211B，如图3所示。特别地，配线层21IHB连接到源极-漏极区域211B的高浓度杂质区域211BH。此外，配线层211HB形成为包括沿着y方向在源极_漏极区域211B之下延伸的部分。换言之，配线层211HB形成为使其纵向方向对应于y方向。此夕卜，配线层211HB形成为包括从其在I方向上延伸的部分的下端在X方向上延伸到外侧的部分。配线层211HG设置为通过延伸穿过平坦化膜231的再一个接触部C21电连接到栅极电极211G，如图4所示。此外，配线层21IHG形成为包括在x方向上从栅极电极21IG的上端在栅极电极211G之下延伸的部分，如图7所示。换言之，配线层211HG形成为使其纵
向方向与X方向一致。配线层211HA、211HB和211HG涂有多个层间绝缘膜232和251，如图3至图5所
/Jn ο例如，平坦化膜231以及层间绝缘膜232和251采用诸如氧化硅或氮化硅的绝缘材料形成。例如，配线层211HA、211HB和211HG以及接触部C21采用诸如Al或Cu的金属材料形成。如图3至图5所示，第二基板201与第一基板101相对。这里，第二基板201的其上设置P型MOSFET 211P的面与第一基板101的其上设置η型MOSFET IllN的面相对。换言之，第二基板201设置为其上设置的层间绝缘膜251与第一基板101上设置的层间绝缘膜151相对。第二基板201贴合到第一基板101。这里，第二基板201上设置的层间绝缘膜251贴合到第一基板101上设置的层间绝缘膜151。在本实施例中，各部件设置为使η型MOSFET IllN和ρ型M0SFET211P相对于沿其将第一基板101和第二基板201接合在一起的接合平面SM对称设置。Α-3.多层配线层310多层配线层310设置在第二基板201的上面上，该上面与第一基板101相对的下面相反，如图3至图5所示。多层配线层310包括多个绝缘层311至316以及多个配线，诸如配线层321H等。例如，六个绝缘层311至316顺序层叠。包括所述配线层321H的配线层叠在多层配线层310的内部，并且适当地通过接触部(例如接触部331C)而彼此电连接。多层配线层310构造为电连接η型MOSFET IllN和ρ型MOSFET 211Ρ，如图4和图5所示。特别地，在多层配线层310中，第一层绝缘层311的上面上设置的配线层321Η通过接触部C12电连接到第一基板101上设置的配线层111HG。此外，配线层321Η通过接触部C22电连接到第二基板201中设置的配线层211HG。配线层321Η形成为使其在平面上具有矩形形状，如图6和图7所示。此外，如图4所示，配线层321Η通过接触部331C连接到
第三层绝缘层313的上面上设置的配线层341Η。配线层341Η通过接触部351C连接到第五层绝缘层315的上面上设置的配线层361Η。配线层361Η电连接到输入端子In。这样，多层配线层310将η型MOSFET IllN的栅极电极IllG和ρ型MOSFET 21IP的栅极电极21IG彼此电连接，并且将它们进一步电连接到输入端子Ιη(参见图I)。此外，如图4所示，在多层配线层310中，第一层绝缘层311的上面上设置的配线层322Η通过接触部C12电连接到第一基板101上设置的配线层111ΗΑ。配线层322Η形成为使其在平面上具有矩形形状，如图6所示。此外，如图4所示，配线层322Η通过接触部332C连接到第三层绝缘层313的上面上设置的配线层342Η。配线层342Η通过接触部352C连接到第五层绝缘层315的上面上设置的配线层362Η。配线层362Η电连接到接地GND。这样，多层配线层310将η型MOSFET IllN的源极-漏极区域IllA电连接到接地GND(参见图I)。此外，如图5所示，在多层配线层310中，第一层绝缘层311的上面上设置的配线层323Η通过接触部C22电连接到第二基板201上设置的配线层211ΗΒ。配线层323Η形成为使其在平面上具有矩形形状，如图7所示。此外，如图5所示，配线层323Η通过接触部333C连接到第三层绝缘层313的上面上设置的配线层343Η。配线层343Η通过接触部353C连接到第五层绝缘层315的上面上设置的配线层363Η。配线层363Η电连接到电源电压端子Vdd。这样，多层配线层310将ρ型MOSFET 21IP的源极-漏极区域21IB电连接到电源电压端子Vdd (参见图I)。此外，如图5所示，在多层配线层310中，第一层绝缘层311的上面上设置的配线层324H通过接触部C12电连接到第一基板101上设置的配线层111HB。此外，配线层321H通过接触部C22电连接到第二基板201上设置的配线层211HA。配线层324H形成为使其在平面上具有矩形形状，如图6和图7所示。此外，如图5所示，配线层324H通过接触部334C连接到第三层绝缘层313的上面上设置的配线层344H。配线层344H通过接触部354C连接到第五层绝缘层315的上面上设置的配线层364H。此外，配线层364H电连接到输出端子Out。这样，多层配线层310将η型MOSFET IllN的源极-漏极区域IllB和ρ型MOSFET21IP的源极-漏极区域21IA彼此电连接(参见图I)。此外，多层配线层310将η型MOSFETIllN的源极-漏极区域IllB和ρ型MOSFET 21IP的源极-漏极区域21IA电连接到输出端子Out (参见图I) οB.制造方法
下面描述制造上述半导体装置I的制造方法。图8至图18分别示出了实施例I中的半导体装置的制造方法的主要部分。图8是制造流程图。图9至图18是类似于图3至图5的截面图，并且示出了图8所示的步骤形成的截面。图9至图13特别示出了类似于图3沿着X11-X12平面剖取的截面。同时，图14至图18示出了沿着图2的X21-X22平面剖取的截面。B-1.在第一基板 101 上形成 η 型 MOSFET IllN第一步骤ST10，η型MOSFET IllN形成在第一基板101上，如图8所示。 这里，η型MOSFET IllN以如上所述的方式形成在第一基板101的上面上由元件隔离层Iio分隔的区域中，如图9所示。在本实施例中，η型MOSFET IllN设置为，例如，使其沟道方向指向第一基板101的
(100)面的〈110〉取向。特别地，元件隔离层110首先形成在第一基板101的上面上。例如，在第一基板101的上面上形成沟槽，使其具有150nm至200nm的深度，并且用氧化硅填充，以形成元件隔尚层110。然后，形成栅极绝缘膜111Z，并且然后形成栅极电极111G。在本实施例中，栅极绝缘膜IllZ采用高介电常数或高k材料形成。然后，栅极电极IllG采用使其功函数位于导带的一端的金属材料形成。例如，栅极绝缘膜IllZ和栅极电极IllG根据下面给出的条件适当形成。栅极绝缘膜IllZ的形成条件材料HfO2厚度0.5nm 至 2nm膜形成方法CVD或溅射栅极电极IllG的形成条件下层含Al的TiN(Al的成分比例0· 5至5原子％ ),厚度Inm至2nm上层Al或 W,厚度 20nm 至 40nm膜形成方法CVD或溅射应当注意的是，不仅上面所列的HfO2而且诸如HfSiON或Ta2O3的各种高k材料可用于形成栅极绝缘膜111Z。然后，形成低浓度杂质区域IllAL和111BL。优选地，例如，在下面给出的条件下形成低浓度杂质区域IllAL和111BL。低浓度杂质区域11IAL和11IBL的形成条件深度0.5nm 至 20nm宽度10nm至 40nm杂质浓度约I X IO13CnT2在形成绝缘膜Zl之后，形成侧壁SW1。然后，通过诸如蚀刻这样的工艺选择性去除第一基板101的上面的要形成高浓度杂质区域11IAH和IllBH的部分，以在第一基板101的上面上形成凹陷部分。然后，从凹陷部分外延生长晶体，并且然后注入杂质离子，以形成高浓度杂质区域IllAH和111BH。
在本实施例中，晶格常数与第一基板101不同并且向沟道区域施加拉力的材料被用于形成高浓度杂质区域11IAH和111BH。优选地，例如，在下面的条件下形成高浓度杂质区域11IAH和111BH。高浓度杂质区域IllAH和IllBH的形成条件材料SiC(C浓度低于3原子％ )深度50nm至 IOOnm膜形成方法CVD杂质浓度^lX IO15CnT2
然后，执行诸如活化退火工艺这样的工艺，以形成η型MOSFET IllN0在形成η型MOSFET IllN后，以覆盖第一基板101的设置η型MOSFET IllN的上面的方式，设置应力衬层121。这里，在高浓度杂质区域IllAH和IllBH的上面形成硅化物层(没有示出)后，以覆盖整个η型MOSFET IllN的方式设置应力衬层121。在本实施例中，向η型MOSFET 11 IN的沟道区域施加拉应力的材料被用于形成应力衬层121。例如，优选地，在下面所述的条件下形成应力衬层121。应力衬层121的形成条件材料SiN厚度20nm至 200nm膜形成方法CVD然后，平坦化膜131设置为覆盖第一基板101上应力衬层121的上面。平坦化膜131采用绝缘材料形成。然后，配线层IllHA和IllHB形成在平坦化膜131的上面上。尽管图9中没有示出，但是配线层IllHG也以如图4所示的类似方式设置。这里，配线层IllHA和IllHB (111HG，图4)在形成接触部Cll后设置，使其延伸穿过平坦化膜131。例如，在形成深度为80nm至130nm的接触孔后，将导电材料填充在接触孔中以形成接触部C11。然后，多个配线层IllHA和111HB(111HG，图4)形成为使其厚度可为75nm至lOOnm。应当注意的是,在形成接触孔时,应力衬层121用作蚀刻停止层。其后，以覆盖多个配线层IllHA和IllHB (111HG，图4)的方式依次设置多个层间绝缘膜132和151。例如，在设置厚度为约IOnm至20nm的蚀刻停止层(没有示出)后，设置层间绝缘膜132和151。层间绝缘膜151形成为使其具有例如约20nm至50nm的厚度。B-2.在第二基板 201 上形成 ρ 型 MOSFET 211P其后，在第二基板201上形成ρ型MOSFET 211P，如图8所示(步骤ST20)。这里，ρ型MOSFET 211P以如上所述的方式形成在第二基板201的上面由元件隔离层210分隔的区域中。在本实施例中，ρ型MOSFET 211P设置为使沟道方向例如指向第二基板201的
(110)面上的〈110〉取向。特别地，首先在第二基板201的上面上形成元件隔离层210。例如，通过在第二基板201的上面上形成沟槽以具有150nm至200nm的深度，并且然后在沟槽中埋设氧化硅，形成兀件隔尚层210。
然后，在形成栅极绝缘膜21IZ后，形成栅极电极21IG。在本实施例中，栅极绝缘膜21IZ采用高介电常数或高k材料形成。同时，栅极电极211G采用使其功函数位于价带的一端的金属材料形成。优选地，例如，在下面给出的条件下形成栅极绝缘膜211Z和栅极电极211G。栅极绝缘膜211Z的形成条件材料=HfO2厚度0.5nm 至 2nm膜形成方法CVD或溅射栅极电极21IG的形成条件下层不含Al的TiN,厚度Inm至2nm上层A1或 W，厚度 20nm 至 40nm膜形成方法CVD或溅射应当注意的是，除了上面列出的HfO2,诸如HfSiON或Ta2O3的各种高k材料可用于形成栅极绝缘膜111Z。然后，形成低浓度杂质区域211AL和211BL。优选地，例如，在下面给出的条件下形成低浓度杂质区域211AL和211BL。低浓度杂质区域21IAL和21IBL的形成条件深度0.5nm 至 20nm宽度10nm至 40nm杂质浓度^lX IO13CnT2然后，在形成绝缘膜Z2后，形成侧壁SW2。然后，通过诸如蚀刻这样的工艺，选择性去除第二基板201的上面上要形成高浓度杂质区域21IAH和21IBH的部分，以在第二基板201的上面上形成凹陷部分。然后，从凹陷部分外延生长晶体，并且注入杂质离子，以形成高浓度杂质区域21IAH和211BH。在本实施例中，晶格常数与第二基板201不同并且向沟道区域施加拉应力的材料被用于形成高浓度杂质区域21IAH和211BH。优选地，例如，在下面给出的条件下形成高浓度杂质区域211AH和211BH。高浓度杂质区域21IAH和21IBH的形成条件材料SiGe (Ge浓度10至45原子％ )深度50nm至 IOOnm膜形成方法CVD杂质浓度约I X IO15CnT2然后，执行诸如活化退火工艺这样的工艺，以形成ρ型MOSFET 211P。在形成ρ型MOSFET 211Ρ后，以覆盖第二基板201的设置有ρ型M0SFET211P的上面的方式，设置应力衬层221。这里，在高浓度杂质区域211ΑΗ和211ΒΗ的上面形成硅化物层(没有示出)后，以覆盖整个P型MOSFET 21IP的方式，设置应力衬层121。在本实施例中，向ρ型MOSFET 21IP的沟道区域施加压应力的材料被用于形成应力衬层221。优选地，在下面给出的条件下形成应力衬层221。
应力衬层221的形成条件材料SiN厚度20nm至 200nm膜形成方法CVD然后，以覆盖第二基板201上的应力衬层221的上面的方式，设置平坦化膜231。平坦化膜231采用绝缘材料形成。然后，配线层211HA和211HB设置在平坦化膜231的上面上。尽管图10中没有示出，但是配线层211HG也与如图4所示的类似方式设置。这里，在形成接触部C21后设置多个配线层21IHA和211HB(211HG，图4)，使它们延伸穿过平坦化膜231。例如，通过形成深度 为SOnm至130nm的接触孔，并且然后在接触孔中埋设导电材料，形成接触部C21。然后，多个配线层21IHA和21IHB (211HG，图4)形成为使其厚度为75nm至lOOnm。应当注意的是，在形成接触孔时，应力衬层221用作蚀刻停止层。其后，以覆盖多个配线层211HA和211HB(211HG，图4)的方式，依次设置多个层间绝缘膜232和251。例如，在设置厚度为约IOnm至20nm的蚀刻停止层(没有示出)后，设置层间绝缘膜232和251。层间绝缘膜251形成为使其厚度例如为约20nm至50nm。在本实施例中，类似于第一基板101上设置的层间绝缘膜151的材料被用于形成层间绝缘膜251。应当注意的是，层间绝缘膜251可采用与第一基板101上设置的层间绝缘膜151不同的材料形成。B-3.第一基板101和第二基板201的贴合然后，在步骤ST30，第一基板101和第二基板201彼此贴合，如图8所示。这里，第一基板101和第二基板201以彼此相对的关系设置，并且然后彼此贴合，如图11所示。特别地，第一基板101的设置有η型MOSFET IllN的面和元件隔离层210的设置有P型MOSFET 211Ρ的面以彼此相对的关系设置。换言之，第二基板201翻转以与第一基板101相对。然后，第一基板101上设置的层间绝缘膜151和第二基板201上设置的层间绝缘膜251设置成彼此接触，并且然后贴合在一起。第一基板101上设置的层间绝缘膜151和第二基板201上设置的层间绝缘膜251接合在一起，并且通过等离子体接合而彼此贴合。换言之，等离子体处理的面利用脱水聚合反应而接合在一起。因为等离子体贴合在低温环境下执行，例如，在低于400°C的温度下，所以设备的可靠性不会变坏，这从防止杂质再分布的发生和金属配线的耐热性等角度上考虑是优选的。应当注意的是，尽管没有示出，但是第一基板101和第二基板201在采用其上设置的对准标记(没有示出)以高精度执行其定位后而彼此贴合。B-4.第二基板201的薄化然后，在步骤ST40，元件隔离层210形成为薄膜，如图8所示。这里，第二基板201的上面(位于与第一基板101相对的下面的相反侧)被抛光，以使第二基板201形成为薄膜。例如，执行CMP (化学机械抛光)工艺，以将第二基板201的上面抛光至第二基板201的设置有S TI结构的元件隔离层210的部分。Β-5· η 型 MOSFET 11 IN 和 ρ 型 MOSFET 21IP 的电连接其后，在步骤ST50，将η型MOSFET IllN和ρ型MOSFET 211Ρ彼此电连接，如图8所示。这里，如图3至图5所示，多层配线层310设置在第二基板201的上面上(位于与第一基板101相对的下面的相反侧)，以将η型MOSFET IllN和ρ型MOSFET 211Ρ彼此电连接。特别地，设置包括多个绝缘层311至316和多个配线(例如配线层321Η)以及接触部(例如接触部331C)的多层配线层310。特别地，第一层绝缘层311形成在第二基板201的上面上(位于与第一基板101 相对的下面的相反侧)，如图13所示。在当前步骤，第一层绝缘层311也形成在图4所示的截面中，如图14所示。尽管没有示出，但是在图5所示的截面中，也形成第一层绝缘层311。例如，厚度为IOnm至50nm的氧化硅膜形成为第一层绝缘层311。然后，孔V12形成为暴露第一基板101上设置的导电层IllHA和IllHG的表面。此夕卜，在当前状态下，在图5所示的截面中，孔V12也形成为暴露配线层IllHB的表面。这里，通过从第一基板101和第二基板201的层叠体去除要形成孔V12的部分，形成孔V12。例如，形成底部直径为30nm至50nm的孔V12。此外，孔V12形成为使其深宽比(aspect ratio)可为例如7. 5至20。然后，另一个孔V22形成为暴露第二基板201上设置的配线层211HG的上面，如 图16所示。在当前步骤上，尽管图16没有示出，但是其它孔V22形成为使配线层211HA和211HB的面也可暴露在图5所示的截面中。这里，通过采用光刻和蚀刻去除第一基板101和第二基板201的层叠体要形成孔V22的部分，形成孔V22。例如，形成底部直径为30nm至50nm的孔V22。此外，孔V22形成为深宽比可为例如5至13。优选地，孔V12和V22形成为其间的距离可大于孔V12和V22的直径。然后，将导电材料填充在孔V12和V22内，以在第二基板201的上面侧形成金属膜501，如图17所示。在当前步骤上，尽管没有示出，但是在图5所示的截面上导电材料也填充在孔V12和V22内，以在第二基板201的上面侧形成金属膜501。金属膜501例如通过设置Ti或TiN的阻挡金属层(没有示出)并且然后通过CVD形成诸如W的金属材料膜而形成。以这样的方式通过在孔V21和V22中填充导电材料而形成接触部。应当注意的是，在本发明中，在接触部当中，特别是延伸穿过基板的任何接触部有时称为“连接通路”，而在层间绝缘膜中设置的任何接触部有时简称为“接触部”。此外，在不区别形成孔的物体是基板或层间绝缘膜的情况下，孔中的接触部称为“接触部”。然后，从第一层绝缘层311的上面去除金属膜501，以形成接触部C12和C22，如图18所示。在当前步骤上，尽管没有示出，但是在图5所示的截面中从第一层绝缘层311的上面也去除金属膜501，以形成接触部C12和C22。例如，执行CMP以从第一层绝缘层311的上面去除金属膜501。其后，形成构成多层配线层310的其它绝缘层312至316、诸如配线层321H的多个配线以及诸如接触部331C的接触部，如图3至图5所示。诸如配线层321H的配线由Cu通过镶嵌技术形成。以这样的方式完成半导体装置I。C.结论如上所述，在本实施例中，半导体装置I包括设置η型MOSFET IllN的第一基板101和设置P型MOSFET 211Ρ的第二基板201。第一基板101和第二基板201彼此相对且贴合。此外，η型MOSFET IllN和ρ型M0SFET211P彼此电连接。这里，η型MOSFET IllN设置在第一基板101的与第二基板201相对的面上。同时，P型MOSFET 211Ρ设置在第二基板201的与第一基板101相对的面上。η型MOSFET IllN和P型MOSFET 211Ρ以彼此相对的关系设置。配线层321Η等设置在第二基板201的面(位于与第一基板101相对的面的相反侦U上。η型MOSFET IllN和ρ型MOSFET 211Ρ通过配线层321Η等彼此电连接。此外，半导体装置I包括延伸穿过第二基板201的接触部C12和C22，并且电连接到η型MOSFETIllN0 η型MOSFET IllN和ρ型MOSFET 211Ρ通过接触部C12和C22彼此电连接。以这种方式，在本实施例中，η型MOSFET IllN设置在第一基板101上，并且ρ型MOSFET 21IP设置在第二基板201上。因此，在本实施例中，例如，如下面给出的表格所示，η型MOSFET IllN和ρ型MOSFET 21IP可采用不同的MOSFET来改善特性。[表I]
权利要求
1.一种半导体装置，包括 第一基板，在所述第一基板上提供有第一场效应晶体管；以及 第二基板，在所述第二基板上提供有第二场效应晶体管； 所述第一基板和所述第二基板在它们的分别提供所述第一场效应晶体管和所述第二场效应晶体管的基板面处彼此贴合； 所述第一场效应晶体管和所述第二场效应晶体管彼此电连接。
2.根据权利要求I所述的半导体装置，其中第一导电类型的所述第一场效应晶体管提供在所述第一基板的与所述第二基板相对的面上； 第二导电类型的所述第二场效应晶体管提供在所述第二基板的与所述第一基板相对 的面上；并且 所述第一场效应晶体管和所述第二场效应晶体管提供为彼此相对。
3.根据权利要求2所述的半导体装置，其中所述第一基板具有连接到所述第一场效应晶体管的晶体管连接配线层； 所述第二基板具有连接到所述第二场效应晶体管的晶体管连接配线层；并且 所述第一基板和所述第二基板的两个晶体管连接配线层直接接合在一起。
4.根据权利要求3所述的半导体装置，其中直接接合在一起的所述两个晶体管连接配线层由铜、铝或者含有钽、钛和钨的任何一种的铜或铝的金属材料制造。
5.根据权利要求3所述的半导体装置，其中所述第二场效应晶体管包括完全硅化层，在所述完全硅化层中所述第二基板中形成的源极-漏极区域在厚度方向上的整个区域被硅化。
6.根据权利要求5所述的半导体装置，其中所述第二基板包括其他的配线层，所述其他的配线层隔着层间绝缘膜形成在所述第二基板的与所述第一基板相对的面的相反面上；并且 所述完全硅化层在其与所述第一基板相对的面的相反侧的面处通过所述层间绝缘膜中形成的接触部连接到所述其他的配线层。
7.根据权利要求3所述的半导体装置，其中提供有第三场效应晶体管的一个或更多个第三基板层叠在所述第二基板的与所述第一基板相对的面的相反侧的面上。
8.根据权利要求7所述的半导体装置，其中所述第二基板和所述第三基板分别在其一个面和另一个面上包括晶体管连接配线层和中继配线层，所述晶体管连接配线层连接到所述基板中的场效应晶体管； 所述晶体管连接配线层通过层间绝缘层中形成的接触部连接到所述场效应晶体管的栅极电极或源极-漏极区域；并且 每个基板的所述一个面侧和另一个面侧提供的两个中继配线层通过所述层间绝缘膜中形成的接触部和所述基板中以穿透状态形成的连接通路彼此连接。
9.根据权利要求I所述的半导体装置，其中包括所述第一场效应晶体管和所述第二场效应晶体管并且层叠在垂直于所述第一基板的面和所述第二基板的面的方向上的场效应晶体管具有鳍场效应晶体管结构。
10.根据权利要求I所述的半导体装置，其中层叠包括所述第一基板和所述第二基板的多个基板的两个或更多个核电路块堆叠为形成多个核电路部分；所述核电路块的每个都包括多个局部配线层，所述多个局部配线层在层叠方向上以绝缘膜插设在各层之间的状态层叠在所述基板的一侧； 层叠且其间插设有绝缘膜的多个全局配线层还形成在所述核电路部分的最上层中的核电路块的最上部分；并且 所述全局配线层的每个都通过延伸穿过所述基板的连接通路和所述层间绝缘膜中的配线层以及接触部连接到作为连接对象的所述局部配线层。
11.根据权利要求I所述的半导体装置，其中层叠包括所述第一基板和所述第二基板的多个基板；并且 信号或电压的输入-输出部分形成在所述第一基板上或者距所述第一基板最远的基板上。
12.根据权利要求11所述的半导体装置，其中所述输入-输出部分形成在所述第一基板上；并且 所述第一场效应晶体管构成所述输入-输出部分中的电路。
13.根据权利要求11所述的半导体装置，其中所述输入-输出部分包括设置在距所述第一基板最远的基板的与所述第一基板相对的面的相反侧的面上的外部端子或电磁感应线圈。
14.根据权利要求2所述的半导体装置，其中所述第二基板包括提供在其与所述第一基板相对的面的相反侧的面上的配线层；并且 所述第一场效应晶体管和所述第二场效应晶体管通过所述配线层彼此电连接。
15.根据权利要求I所述的半导体装置，还包括 连接通路，延伸穿过所述第二基板，并且电连接到所述第一场效应晶体管；其中 所述第一场效应晶体管和所述第二场效应晶体管通过所述连接通路彼此电连接。
16.根据权利要求I所述的半导体装置，其中用于检测从所述第一基板的所述第二基板相反侧的背面入射的入射光的光接收部分形成在所述第一基板上。
17.根据权利要求I所述的半导体装置，其中所述第一基板包括提供在其第一平面取向的面上的所述第一场效应晶体管；并且 所述第二基板包括提供在其与所述第一平面取向不同的第二平面取向的面上的所述第二场效应晶体管。
18.根据权利要求17所述的半导体装置，其中所述第一基板的所述第一平面取向的面显示的载流子迁移率比所述第一场效应晶体管的所述第二平面取向的高；并且 所述第二基板的所述第二平面取向的面显示的载流子迁移率比所述第二场效应晶体管的所述第一平面取向的高。
19.根据权利要求18所述的半导体装置，其中，如果所述第一场效应晶体管具有η型沟道，并且所述第二场效应晶体管具有P型沟道，则所述第一平面取向的面是(100)面，而所述第二平面取向的面是(110)面；并且 如果所述第一场效应晶体管具有P型沟道，并且所述第二场效应晶体管具有η型沟道，则所述第一平面取向的面是(110)面,而所述第二平面取向的面是(100)面。
20.根据权利要求19所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管形成为它们的沟道方向为〈110〉方向。
21.根据权利要求I所述的半导体装置，其中所述第一基板包括第一应力衬层，所述第一应力衬层提供为覆盖所述第一场效应晶体管； 所述第二基板包括第二应力衬层，所述第二应力衬层提供为覆盖所述第二场效应晶体管； 所述第一应力衬层形成为施加应力以提高所述第一场效应晶体管的载流子迁移率；并且 所述第二应力衬层形成为施加应力以提高所述第二场效应晶体管的载流子迁移率。
22.根据权利要求21所述的半导体装置，其中，如果所述第一场效应晶体管具有η型沟道，并且所述第二场效应晶体管具有P型沟道，则所述第一应力衬层形成为施加拉应力，而所述第二应力衬层形成为施加压应力；并且 如果所述第一场效应晶体管具有P型沟道，并且所述第二场效应晶体管具有η型沟道，则所述第一应力衬层形成为施加压应力，而所述第二应力衬层形成为施加拉应力。
23.根据权利要求I所述的半导体装置，其中所述第一场效应晶体管形成为由成对的源极和漏极区域施加用于提高所述第一场效应晶体管的载流子迁移率的应力；并且 所述第二场效应晶体管由与所述第一场效应晶体管的所述成对的源极和漏极区域不同的材料形成，以便由成对的源极和漏极区域施加用于提高所述第二场效应晶体管的载流子迁移率的应力。
24.根据权利要求23所述的半导体装置，其中，如果所述第一场效应晶体管和所述第二场效应晶体管具有η型沟道，则所述成对的源极和漏极区域由SiC形成，以用于施加拉应力，并且，如果所述第一场效应晶体管和所述第二场效应晶体管具有P型沟道，则所述成对的源极和漏极区域由SiGe形成，以用于施加压应力。
25.根据权利要求I所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管包括由高k材料形成的栅极绝缘膜，所述高k材料的介电常数高于氧化硅的介电常数；并且 所述第一场效应晶体管和所述第二场效应晶体管的所述栅极电极由彼此不同的金属材料形成。
26.根据权利要求25所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管的所述栅极绝缘膜由HfSiON形成；并且 如果所述第一场效应晶体管和所述第二场效应晶体管具有η型沟道，则所述栅极电极由包含Al的TiN形成，并且，如果所述第一场效应晶体管和所述第二场效应晶体管具有P型沟道，则所述栅极电极由TiN形成。
27.根据权利要求I所述的半导体装置，其中，如果所述第一场效应晶体管和所述第二场效应晶体管具有η型沟道，则所述第一场效应晶体管和所述第二场效应晶体管的沟道由III-V族化合物半导体形成，并且，如果所述第一场效应晶体管和所述第二场效应晶体管具有P型沟道，则所述第一场效应晶体管和所述第二场效应晶体管的沟道由Ge形成。
28.根据权利要求I所述的半导体装置，其中所述第一场效应晶体管的沟道方向和所述第二场效应晶体管的沟道方向设置为彼此交叉。
29.根据权利要求I所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，从而构成反相电路。
30.根据权利要求I所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，从而构成NAND电路。
31.根据权利要求I所述的半导体装置，其中所述第一场效应晶体管和所述第二场效应晶体管彼此电连接，从而构成NOR电路。
32.—种半导体装置的制造方法，包括 在第一基板上提供第一场效应晶体管； 在第二基板上提供第二场效应晶体管； 在其上分别提供有所述第一场效应晶体管和所述第二场效应晶体管的基板面处将所述第一基板和所述第二基板彼此贴合；以及 将所述第一场效应晶体管和所述第二场效应晶体管彼此电连接。
33.一种半导体装置的制造方法，包括 在第一基板上提供第一场效应晶体管； 在第二基板上提供第二场效应晶体管； 在所述第一基板和所述第二基板的每个上形成用于所述第一场效应晶体管和所述第二场效应晶体管的连接结构；以及 在其上分别提供有所述第一场效应晶体管和所述第二场效应晶体管的基板面处将所述第一基板和所述第二基板彼此贴合，以通过贴合所述基板而由所述连接结构将所述第一场效应晶体管和所述第二场效应晶体管彼此电连接。
34.根据权利要求33所述的半导体装置的制造方法，还包括 在所述第一基板上形成连接到所述第一场效应晶体管的晶体管连接配线层；以及在所述第二基板上形成连接到所述第二场效应晶体管的晶体管连接配线层；其中当所述第一基板和所述第二基板彼此贴合时，所述晶体管连接配线层彼此接触以建立电连接。
35.根据权利要求34所述的半导体装置的制造方法，还包括 在所述第二基板的与所述第一基板相对的面的相反侧的面上层叠一个或更多个第三基板，在所述第三基板上提供有第三场效应晶体管；其中 所述第二基板或所述第三基板中用于连接到所述场效应晶体管的晶体管连接配线层以及用于将相对于基板的上下不同基板彼此连接的中继配线层预先形成在所述第二基板和所述第三基板的一个面和另一个面上； 在形成所述第二基板或所述第三基板时，所述晶体管连接配线层通过所述基板中的层间绝缘层中形成的接触部连接到所述基板中的场效应晶体管的栅极电极或源极-漏极区域；以及 当所述第二基板和所述第一基板彼此贴合时或者当层叠所述第三基板时，所述基板的一个面和另一个面上提供的两个中继配线层通过所述层间绝缘膜中形成的接触部和形成为延伸穿过所述基板的连接通路彼此连接。
36.根据权利要求34所述的半导体装置的制造方法，其中所述晶体管连接配线层具有埋入配线结构，其中导电层埋设在层间绝缘膜的沿厚度方向贯通的部分中，并且所述导电层的表面与所述层间绝缘膜的表面一起被平坦化。
全文摘要
一种半导体装置及其制造方法，该半导体装置包括第一基板，其上提供第一场效应晶体管；以及第二基板，其上提供第二导电类型的第二场效应晶体管；第一和第二基板在其分别提供第一和第二场效应晶体管的基板面上彼此贴合；第一场效应晶体管和第二场效应晶体管彼此电连接。
文档编号H01L27/088GK102738168SQ201210092869
公开日2012年10月17日 申请日期2012年3月31日 优先权日2011年3月31日
发明者横山孝司 申请人:索尼公司