专利名称：半导体装置的制造方法
技术领域：
本发明涉及用树脂对半导体芯片进行了密封的树脂密封型的半导体装置的制造方法。
背景技术：
用树脂对半导体芯片进行了密封的树脂密封型的半导体装置被广泛使用。在这样的半导体装置中，由于树脂和半导体芯片的热膨胀系数的不同而产生热应力。此外，电流在导线或引线框和半导体芯片的接合面集中而发热。因此，存在密封后的半导体芯片的应力分布或温度分布不均匀并且密封后的半导体芯片的电特性的面内分布产生偏差的问题。近年来，为了高性能化、低成本化，将半导体芯片厚度作成200 μ m以下的超薄化或使电流密度为lOOA/cm2以上的大电流密度化正在发展，所以，上述的问题特别地显著。
对于该问题，提出了如下方法基于施加到密封后的半导体芯片的应力分布，改变杂质浓度的分布，由此，使半导体芯片在导通状态下的电特性的面内分布均匀(例如，参照专利文献I)。专利文献I :日本特开平2-14575号公报。但是，在现有技术中，不能够使密封后的半导体芯片在截止状态下的电特性即耐压以及漏电流的面内分布均匀。因此，存在可靠性下降的问题。
发明内容
本发明是为了解决上述那样的课题而提出的，其目的在于得到一种能够使密封后的半导体芯片的耐压以及漏电流的面内分布均匀的半导体装置的制造方法。本发明提供一种用树脂对半导体芯片进行密封的半导体装置的制造方法，其特征在于，具备如下工序求取密封前后的所述半导体芯片的耐压以及漏电流的面内分布的变化；基于该计算结果，对密封前的所述半导体芯片的耐压以及漏电流的面内分布进行调整，使得密封后的所述半导体芯片的耐压以及漏电流的面内分布变得均匀。根据本发明，能够使密封后的半导体芯片的耐压以及漏电流的面内分布均匀。
图I是示出本发明的实施方式的半导体装置的剖面图。图2是示出本发明的实施方式的半导体芯片的制造工序的剖面图。图3是示出本发明的实施方式的半导体芯片的制造工序的剖面图。图4是示出本发明的实施方式的半导体芯片的制造工序的剖面图。图5是示出本发明的实施方式的半导体芯片的制造工序的剖面图。图6是示出本发明的实施方式的半导体芯片的制造工序的剖面图。图7是示出本发明的实施方式的半导体芯片的制造工序的剖面图。图8是示出本发明的实施方式的半导体芯片的制造工序的剖面图。
图9是求取PN结部的杂质浓度的面内分布的方法的流程图。图10是示出求取半导体芯片的耐压以及漏电流的面内分布和应力分布或温度分布的相关关系的方法的平面图。图11是从表面侧观察密封前的半导体芯片的平面图。图12是示出求取出在图11的I 一 II所施加的应力的结果的图。图13是示出耐压以及漏电流相对于N型缓冲区域的N型杂质浓度、P型集电极区域的P型杂质浓度以及半导体芯片的温度的关系的图。图14是从背面侧观察密封后的半导体芯片的耐压以及漏电流的面内分布变得均匀的密封前的半导体芯片的N型缓冲区域的杂质浓度的面内分布的平面图。
具体实施方式
图I是示出本发明的实施方式的半导体装置的剖面图。半导体芯片I的背面利用导电性接合材料2接合到电极基板3。导电性接合材料2是焊料、Ag膏、导电性粘结剂等。电极基板3经由热导率优良的绝缘片材4安装在散热板5上。半导体芯片I的表面利用Al或Cu等的导线6而与外部布线端子7连接。半导体芯片I、电极基板3的一部分、绝缘片材4、散热板5的一部分、导线6、以及外部布线端子7的一部分被绝缘性的树脂8密封。接着，参照附图对半导体芯片I的制造工序进行说明。图2 图8是示出本发明的实施方式的半导体芯片的制造工序的剖面图。此处，半导体芯片I是IGBT (InsulatedGate Bipolar Transistor :绝缘栅双极晶体管)。但是,半导体芯片I不限于IGBT,也可以是 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor :金属氧化物半导体场效应晶体管)或二极管。首先，如图2所示，在N—型半导体衬底9的表面侧注入P型杂质离子并使其扩散，形成P型基极区域10。N—型半导体衬底9由Si、GaAs、GaN、SiC等构成。然后，如图3所示，在P型基极区域10的一部分注入N型杂质离子并使其扩散，形成N+型源极区域11。然后，如图4所示，形成贯通N+型源极区域11以及P型基极区域10的沟槽，在沟槽内隔着栅极绝缘膜12埋入栅极电极13。在栅极电极13上形成层间绝缘膜14，在整个表面形成发射极电极15。然后，如图5所示，从背面侧将N—型半导体衬底9研磨到预定的厚度。然后，如图6所示，在N —型半导体衬底9的整个背面注入N型杂质离子并使其扩散，形成N+型缓冲区域16。然后，如图7所示，在N —型半导体衬底9的整个背面侧注入P型杂质离子并使其扩散，形成P+型集电极区域17。最后，如图8所示，在N—型半导体衬底9的整个背面形成集电极电极18。利用以上的工序制造半导体芯片I。此处，在半导体芯片I的表面侧设置有MOS结构19，在半导体芯片I的背面侧设置有PN结部20。接着，说明本发明的实施方式的半导体装置的制造方法。首先，在用树脂8对半导体芯片I进行密封之前，求取密封后的半导体芯片I的耐压以及漏电流的面内分布变得均匀的密封前的半导体芯片I的PN结部20 (N+型缓冲区域16以及P+型集电极区域17)的杂质浓度的面内分布。然后，在半导体芯片I的背面侧形成具有该求取出的杂质浓度的面内分布的PN结部20。之后，利用导线6将半导体芯片I连接于外部布线端子7，用树脂8对半导体芯片I进行密封。并且，作为形成杂质浓度分布的方法，存在例如使离子注入装置的扫描速度发生变动的方法。由此，仅变更离子注入装置的工艺条件而不追加新的工序，就能够形成杂质浓度分布。或者，也可以使用与杂质浓度分布对应的光致抗蚀剂掩模或模板掩模(stencilmask)向半导体衬底注入杂质离子。在该情况下,使用现有的照相制版工艺,所以，能够形成微细的杂质浓度分布。接着，关于求取PN结部的杂质浓度的面内分布的方法，参照图9的流程图详细地进行说明。首先，基于封装形状或树脂8的材质，求取施加于密封后的半导体芯片I的应力分布(步骤SI)。例如，使用FEM解析并通过模拟来计算应力分布。或者，在半导体芯片I的面内配置压电元件或者应变仪(strain gauge)等应力测定元件来实际测量应力分布。 此外，基于导线6的位置，求取流过密封后的半导体芯片I的电流的密度分布，根据该电流的密度分布求取密封后的半导体芯片I的温度分布(步骤S2)。例如，通过模拟来计算半导体芯片I的温度分布。或者，使用热图像仪(thermo-viewer)等来实际测量半导体芯片I的温度分布。然后，求取半导体芯片I的耐压以及漏电流的面内分布和应力分布或温度分布的相关关系(步骤S3)。例如，如图10所示，在半导体芯片I的面内的各区域，配置压电元件等的应力测定元件21、温度测定元件22、以及远小于半导体芯片I的半导体元件23。并且，在对半导体芯片I施加了应力的状态下，利用应力测定元件21测定应力，利用温度测定元件22测定温度，同时，对半导体元件23的耐压以及漏电流进行测定。由此，能够计算出半导体芯片I的耐压以及漏电流的面内分布和应力分布或温度分布的相关关系。并且，代替使用温度测定元件22，也可以使用热电偶或热图像仪等测定半导体芯片I的温度。然后，根据半导体芯片I的耐压以及漏电流和应力分布或者温度分布的相关关系，求取密封后的半导体芯片I的耐压以及漏电流的面内分布(步骤S4)。最后，求取密封后的半导体芯片I的耐压以及漏电流的面内分布变得均匀的密封前的半导体芯片I的PN结部20的杂质浓度的面内分布(步骤S5)。图11是从表面侧观察密封前的半导体芯片的平面图。在终端区域24内配置有发射极电极15和栅极焊盘25。在发射极电极15接合有导线6。图12是示出求取出在图11的I 一 II所施加的应力的结果的图。在图12中还示出了将A、B、C的应力施加于半导体芯片I的情况下的耐压的变动值。在密封后，对半导体芯片I的中央部I施加比角部II大的压缩应力，耐压的变化幅度也与应力成比例地变大。此夕卜，对于半导体芯片I的接合有导线6的区域来说，在晶体管工作时，电流从周边的区域集中，所以，与周边的区域相比，温度上升。图13是示出耐压以及漏电流相对于N+型缓冲区域16的N型杂质浓度、P+型集电极区域17的P型杂质浓度、以及半导体芯片I的温度的关系的图。N型杂质浓度越下降或者温度越上升，耐压越下降，漏电流越上升。图14是从背面侧观察密封后的半导体芯片I的耐压以及漏电流的面内分布变得均匀的密封前的半导体芯片I的N+型缓冲区域16的杂质浓度的面内分布的平面图。中央的区域26的杂质浓度大。区域27的杂质浓度比区域26小，区域28的杂质浓度比区域27更小。区域29是接合有导线6的区域，杂质浓度大。并且，此处对N+型缓冲区域16进行了说明，但是，P+型集电极区域17也是同样的。当对半导体芯片I的N —型半导体衬底9施加应力时，耐压下降，漏电流上升。因此，使在密封后施加应力的区域26的N+型缓冲区域16的杂质浓度相对地上升。由此，区域26的密封前的耐压相对地上升，所以，密封后的半导体芯片I的耐压以及漏电流的面内分布变得均匀。此外，对于半导体芯片I的接合有导线6的区域29来说，在晶体管工作时，电流从周边的区域朝向导线6集中，所以，与周边的区域相比，温度上升、耐压下降、漏电流上升。因此，使区域29的N+型缓冲区域16的杂质浓度相对地上升。由此，即使在电流流过导线6、温度上升了的情况下，密封后的半导体芯片I的耐压以及漏电流的面内分布也变得均匀。如以上说明的那样，在本实施方式中，预先求取密封后的半导体芯片I的耐压以及漏电流的面内分布变得均匀的密封前的半导体芯片I的PN结部20的杂质浓度的面内分 布。并且，在半导体芯片I的背面侧形成具有该求取出的杂质浓度的面内分布的PN结部20。之后，用树脂8对半导体芯片I进行密封。由此，能够使密封后的半导体芯片I的耐压以及漏电流的面内分布均匀。因此，能够使半导体装置的可靠性提高。附图标记的说明
I半导体芯片
8树脂
19MOS结构
20PN结部。
权利要求
1.一种用树脂对在表面侧设置有MOS结构并且在背面侧设置有PN结部的半导体芯片进行密封的半导体装置的制造方法，其特征在于，具备如下工序 求取密封后的所述半导体芯片的耐压以及漏电流的面内分布变得均匀的密封前的所述半导体芯片的所述PN结部的杂质浓度的面内分布； 在所述半导体芯片的背面侧形成具有该求取出的杂质浓度的面内分布的所述PN结部; 在形成了所述PN结部之后，用所述树脂对所述半导体芯片进行密封。
2.如权利要求I所述的半导体装置的制造方法，其特征在于， 求取所述PN结部的杂质浓度的面内分布的工序具有如下工序 求取施加于密封后的所述半导体芯片的应力分布； 根据所述半导体芯片的耐压以及漏电流和所述应力分布的相关关系，求取密封后的所述半导体芯片的耐压以及漏电流的面内分布。
3.如权利要求I或2所述的半导体装置的制造方法，其特征在于， 求取所述PN结部的杂质浓度的面内分布的工序具有如下工序 根据在密封后的所述半导体芯片中流过的电流的密度分布求取密封后的所述半导体芯片的温度分布； 根据所述半导体芯片的耐压以及漏电流和所述温度分布的相关关系，求取密封后的所述半导体芯片的耐压以及漏电流的面内分布。
全文摘要
本发明得到一种能够使密封后的半导体芯片的耐压以及漏电流的面内分布均匀的半导体装置的制造方法。求取密封后的半导体芯片的耐压以及漏电流的面内分布变得均匀的密封前的半导体芯片的PN结部的杂质浓度的面内分布。在半导体芯片的背面侧形成具有该求取出的杂质浓度的面内分布的PN结部。在形成了该PN结部之后，用树脂对半导体芯片进行密封。
文档编号H01L21/336GK102810486SQ20121017536
公开日2012年12月5日 申请日期2012年5月31日 优先权日2011年6月1日
发明者铃木裕一郎, 楢崎敦司, 寺崎芳明 申请人:三菱电机株式会社