专利名称：一种应变SiGe BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种应变SiGe BiCMOS集成器件及制备方法。
背景技术：
半导体集成电路技术是高科技和信息产业的核心技术，已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志，而以集成电路为代表的微电子技术则是半导体技术的关键；半导体产业是国家的基础性产业，其之所以发展得如此之快，除了技术本身对经济发展的巨大贡献之外，还与它广泛的应用性有关。英特尔(Intel)创始人之一戈登 摩尔(Gordon Moore)于1965年提出了 “摩尔定律”，该定理指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍；多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路·技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力；2004年2月23日英特尔首席执行官克莱格 贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是不断缩小芯片的特征尺寸；目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下一个节点是22nm。不过，随着集成电路技术的继续发展，芯片的特征尺寸不断缩小，在Si芯片制造工业微型化进程中面临着材料物理属性，制造工艺技术，器件结构等方面极限的挑战斗匕如当特征尺寸小于IOOnm以下时由于隧穿漏电流和可靠性等问题,传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短沟道效应和窄沟道效应越发明显，严重影响了器件性能；传统的光刻技术无法满足日益缩小的光刻精度；因此传统Si基工艺器件越来越难以满足设计的需要。
发明内容
本发明的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe平面沟道NMOS器件和SiBJT器件，构成平面BiCMOS集成器件，以实现器件与集成电路性能的最优化。本发明的目的在于提供一种应变SiGe BiCMOS集成器件，所述应变SiGe BiCMOS集成器件采用普通Si双极晶体管，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。进一步、所述NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。进一步、在同一个Si衬底上双极器件采用体Si材料制备。进一步、所述PMOS器件采用量子阱结构。本发明的另一目的在于提供一种应变SiGe BiCMOS集成器件的制备方法，包括如下步骤
第一步、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17cm-3的SOI衬底片；第二步、在衬底表面热氧化一厚度为300 500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成N型重掺杂埋层区域；第三步、去除表面多余的氧化层，外延生长一层掺杂浓度为IXlO16 lX1017cm_3的Si层，厚度为2 3iim，作为集电区；第四步、在衬底表面热氧化一层厚度为300 500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3飞的深槽；利用化学汽相淀积(CVD)的方法，在600 8000C，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质,形成掺杂浓度为I X IO19 I X 102°cnT3的重掺杂集电极；第六步、在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为I X IO18 5X IO18CnT3的基区；第七步、在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为5 X IO19 5 X 102°cnT3的重掺杂发射区，在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；第八步、光刻MOS有源区，利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100 140nm的浅槽，利用化学汽相淀积(CVD)方法，在600 750°C，在该浅槽中连续生长三层材料第一层是厚度为80 120nm的N型Si缓冲层，该层掺杂浓度为5 5 X IO15CnT3 ;第二层是厚度为10 15nm的N型SiGe外延层，该层Ge组分为15 30%，掺杂浓度为I 5 X IO16CnT3 ;第三层是厚度为3飞nm的本征弛豫型Si帽层；第九步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积一层厚度为300 500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到I 5X IO17CnT3 ;光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I 5X IO17CnT3 ；第十步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为3 5nm的SiN层作为栅介质和一层厚度为300 500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22 350nm长的伪栅；第十一步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构(N-LDD)和P型轻掺杂源漏结构(P-LDD)，掺杂浓度均为 I 5 X IO18Cm 3 ；第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为5 15nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙；第十三步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源、漏区；光刻PMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第十四步、用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，厚度为30(T500nm，利用化学机械抛光(CMP)技术，将SiO2平坦化到栅极表面；第十五步、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长一层厚度为2 5nm的氧化镧(La2O3);在衬底表面派射一层金属鹤(W),最后利用化学机械抛光(CMP)技术将栅极区域以外的金属(W)及氧化镧(La2O3)除去；第十六步、利用化学汽相淀积(CVD)方法，在600 800°C，表面生长一层SiO2层，并在栅、源和漏区上光刻引线孔；第十七步、金属化、光刻引线，形成漏极、源极和栅极以及发射极、基极、集电极金属引线，构成导电沟道为22 350nm的应变SiGe BiCMOS集成器件。进一步、该方法中应变SiGe BiCMOS集成器件制造过程中所涉及的最高温度根据第八、九、十、十二、十四和十六步中的化学汽相淀积(CVD)工艺温度决定,最高温度小于等·于 800。。。本发明的另一目的在于提供一种应变SiGe BiCMOS集成电路的制备方法，该制备方法包括如下步骤步骤1，外延生长的实现方法(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)在衬底表面热氧化一层厚度为300nm的SiO2层；(Ic)光刻埋层区域，对埋层区域进行N型杂质的注入，并在800°C，退火90min激活杂质，形成N型重掺杂埋层区域；步骤2，隔离区制备的实现方法(2a)去除表面多余的氧化层，外延生长一层掺杂浓度为lX1016cm_3的Si层，厚度为2iim,作为集电区；(2b)在衬底表面热氧化一层厚度为300nm的SiO2层；(2c)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3 U m的深槽；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2 ；(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；步骤3，双极器件制备的实现方法(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为IXlO19Cnr3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在8000C，退火90min激活杂质，形成掺杂浓度为I X IO18CnT3的基区；(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800°C，退火90min激活杂质，成掺杂浓度为5X IO19CnT3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积一 SiO2层；步骤4，应变SiGe材料制备的实现方法(4a)光刻MOS有源区；
(4b)利用干法刻蚀工艺，在MOS有源区刻蚀出深度为IOOnm的浅槽；(4c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽中生长厚度为80nm的N型Si缓冲层，该层掺杂浓度为I X IO15CnT3 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面生长厚度为IOnm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为I X IO16CnT3 ；(4e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面生长厚度为3nm的本征弛豫型Si帽层；步骤5，MOS器件形成的实现方法(5a)利用化学汽相淀积(CVD)方法，在600°C，在衬底上生长一层300nm的SiO2 ；
(5b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 I X IO17CnT3 ；(5c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I X IO17CnT3 ；(5d)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层厚度为3nm的SiN层；(5e)利用化学汽相淀积(CVD)方法，在600°C，在SiN层上生长一层300nm的多晶硅；(5f )光刻Poly-Si栅和栅介质,形成22nm长的伪栅；(5g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂的(N-LDD)，掺杂浓度为I X 1018cm_3 ；(5h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂的(P-LDD)，掺杂浓度为I X IO18CnT3 ；(5i)在衬底表面，利用化学汽相淀积(CVD)方法，在600°C，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；(5j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(5k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；(51)将衬底在950°C温度下，退火120s，进行杂质激活；步骤6，栅极制备的实现方法(6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；(6b)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(6c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(6d)在衬底表面生长一层厚度为2nm的氧化镧(La2O3)；(6e)在衬底表面派射一层金属鹤(W);(6f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去；步骤7，构成Bi CMOS集成电路实现方法
(7a)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层SiO2层；(7b)光刻引线孔;(7c)金属化；(7d)光刻引线，形成漏极金属引线 、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为22nm的应变SiGeBiCMOS集成器件及电路。本发明具有如下优点:I.本发明制备的应变SiGe BiCMOS集成器件结构中采用了轻掺杂源漏(LDD)结构，有效地抑制了热载流子对器件性能的影响；2.本发明制备的应变SiGe BiCMOS集成器件在PMOS器件结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；3.本发明制备的应变SiGe BiCMOS集成器件采用了高K栅介质，提高了 MOS器件的栅控能力，增强了器件的电学性能；4.本发明制备应变SiGe BiCMOS集成器件过程中涉及的最高温度为800°C，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提闻集成电路的性能；5.本发明制备的应变SiGe BiCMOS集成器件中，在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺(damascene process),该工艺中使用了金属鹤(W)作为金属电极，降低了栅电极的电阻，提高了器件设计的灵活性和可靠性。
图I是本发明提供的应变SiGe BiCMOS集成器件制备方法的实现流程图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种应变SiGe BiCMOS集成器件，其特征在于，所述应变SiGeBiCMOS集成器件采用普通Si双极晶体管，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。作为本发明实施例的一优化方案，所述NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。作为本发明实施例的一优化方案，在同一个Si衬底上双极器件采用体Si材料制备。作为本发明实施例的一优化方案，所述PMOS器件采用量子阱结构。以下参照附图1，对本发明制备22 350nm沟道长度的Si BJT器件、应变SiGe平面BiCMOS集成器件及电路的工艺流程作进一步详细描述。实施例I :制备沟道长度为22nm的应变SiGe BiCMOS集成器件及电路，
具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)在衬底表面热氧化一层厚度为300nm的SiO2层；(Ic)光刻埋层区域，对埋层区域进行N型杂质的注入，并在800°C，退火90min激活杂质，形成N型重掺杂埋层区域(杂质浓度彡102°cm_3)。步骤2，隔离区制备。(2a)去除表面多余的氧化层，外延生长一层掺杂浓度为I X IO16CnT3的Si层，厚度 为2iim,作为集电区；(2b)在衬底表面热氧化一层厚度为300nm的SiO2层；(2c)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3 u m的深槽；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2 ；(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，双极器件制备。(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为IXlO19Cnr3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在8000C，退火90min激活杂质，形成掺杂浓度为I X IO18CnT3的基区；(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800°C，退火90min激活杂质，成掺杂浓度为5X IO19CnT3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积一 SiO2层。步骤4，应变SiGe材料制备。(4a)光刻MOS有源区；(4b)利用干法刻蚀工艺，在MOS有源区刻蚀出深度为IOOnm的浅槽；(4c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽中生长厚度为80nm的N型Si缓冲层，该层掺杂浓度为I X IO15CnT3 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面生长厚度为IOnm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为I X IO16CnT3 ；(4e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面生长厚度为3nm的本征弛豫型Si帽层。步骤5，MOS器件形成。(5a)利用化学汽相淀积(CVD)方法，在600°C，在衬底上生长一层300nm的SiO2 ；(5b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 I X IO17CnT3 ；(5c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I X IO17CnT3 ；(5d)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层厚度为3nm的SiN层；(5e)利用化学汽相淀积(CVD)方法，在600°C，在SiN层上生长一层300nm的多晶硅；(5f)光刻Poly-Si栅和栅介质,形 成22nm长的伪栅；(5g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为I X IO18CnT3 ；(5h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为I X IO18CnT3 ；(5i)在衬底表面，利用化学汽相淀积(CVD)方法，在600°C，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；(5j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(5k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；(51)将衬底在950°C温度下，退火120s，进行杂质激活。步骤6，栅制备。(6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；(6b)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(6c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(6d)在衬底表面生长一层厚度为2nm的氧化镧(La2O3)；(6e)在衬底表面派射一层金属鹤(W);(6f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤7，构成BiCMOS集成电路。(7a)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层SiO2层；(7b)光刻引线孔；(7c)金属化；(7d)光刻引线，形成漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为22nm的应变SiGe BiCMOS集成器件及电路。实施例2 :制备沟道长度为130nm的应变SiGe BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，上层材料为掺杂浓度为5X IO16CnT3的N型Si，厚度为120nm ；(Ib)在衬底表面热氧化一层厚度为400nm的SiO2层；(Ic)光刻埋层区域，对埋层区域进行N型杂质的注入，并在900°C，退火45min激活杂质，形成N型重掺杂埋层区域(杂质浓度彡102°cm_3)。
步骤2，隔离区制备。(2a)去除表面多余的氧化层，外延生长一层掺杂浓度为5X IO16CnT3的Si层，厚度为2.5 iim，作为集电区；(2b)在衬底表面热氧化一层厚度为400nm的SiO2层；(2c)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4 y m的深槽；(2d)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充SiO2 ；(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，双极器件制备。
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(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在900°C，退火45min激活杂质，形成掺杂浓度为5X1019cnT3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在900°C，退火45min激活杂质，形成掺杂浓度为3 X IO18CnT3的基区；(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在9000C，退火45min激活杂质，成掺杂浓度为I X 102°cm_3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积一 SiO2层。步骤4，应变SiGe材料制备。(4a)光刻MOS有源区；(4b)利用干法刻蚀工艺，在MOS有源区刻蚀出深度为IOOnm的浅槽；(4c)利用化学汽相淀积(CVD)方法，在700°C，在浅槽中生长厚度为IOOnm的N型Si缓冲层，该层掺杂浓度为3X IO15CnT3 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面生长厚度为12nm的N型SiGe外延层，该层Ge组分为20%，掺杂浓度为3 X1016cm_3 ；(4e)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面生长厚度为4nm的本征弛豫型Si帽层。步骤5，MOS器件形成。(5a)利用化学汽相淀积(CVD)方法，在700°C，在衬底上生长一层400nm的SiO2 ；(5b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 3 X IO17cnT3;(5c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为3 X IO17CnT3 ；(5d)利用化学汽相淀积(CVD)方法，在700°C，在表面生长一层厚度为4nm的SiN层；(5e)利用化学汽相淀积(CVD)方法，在700°C，在SiN层上生长一层400nm的多晶硅；(5f)光刻Poly-Si栅和栅介质,形成130nm长的伪栅；(5g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为3X IO18CnT3 ；(5h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为3X IO18CnT3 ；(5i)在衬底表面，利用化学汽相淀积(CVD)方法，在700°C，生长一层SiO2，厚度为15nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；(5j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(5k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；(51)将衬底在1000°C温度下，退火60s，进行杂质激活。步骤6，栅制备。
(6a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2层，SiO2厚度为400nm厚度；(6b)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(6c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(6d)在衬底表面生长一层厚度为4nm的氧化镧(La2O3)；(6e)在衬底表面派射一层金属鹤(W);(6f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤7，构成BiCMOS集成电路。(7a)利用化学汽相淀积(CVD)方法，在700°C，在表面生长一层SiO2层；(7b)光刻引线孔；(7c)金属化；(7d)光刻引线，形成漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为130nm的应变SiGeBiCMOS集成器件及电路。实施例3 :制备沟道长度为350nm的应变SiGe BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为I X IO17CnT3的N型Si，厚度为150nm ；(Ib)在衬底表面热氧化一层厚度为500nm的SiO2层；(Ic)光刻埋层区域，对埋层区域进行N型杂质的注入，并在950°C，退火30min激活杂质，形成N型重掺杂埋层区域。步骤2，隔离区制备。(2a)去除表面多余的氧化层，外延生长一层掺杂浓度为IXlO16cnT3的Si层，厚度为3iim,作为集电区；(2b)在衬底表面热氧化一层厚度为500nm的SiO2层；(2c)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5 u m的深槽；(2d)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充SiO2 ；
(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，双极器件制备。(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在950°C，退火30min激活杂质，形成掺杂浓度为IXlO2ciCnT3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在950°C，退火30min激活杂质，形成掺杂浓度为5 X IO18CnT3的基区；(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在9500C，退火30min激活杂质，成掺杂浓度为5 X 102°cm_3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积一 SiO2层。步骤4，应变SiGe材料制备。(4a)光刻MOS有源区；·(4b)利用干法刻蚀工艺，在MOS有源区刻蚀出深度为IOOnm的浅槽；(4c)利用化学汽相淀积(CVD)方法，在750°C，在浅槽中生长厚度为120nm的N型Si缓冲层，该层掺杂浓度为5X IO15CnT3 ；(4d)利用化学汽相淀积(CVD)方法，在750°C，在衬底表面生长厚度为15nm的N型SiGe外延层，该层Ge组分为30%，掺杂浓度为5 X1016cm_3 ；(4e)利用化学汽相淀积(CVD)方法，在750°C，在衬底表面生长厚度为5nm的本征弛豫型Si帽层。步骤5，MOS器件形成。(5a)利用化学汽相淀积(CVD)方法，在800°C，在衬底上生长一层500nm的SiO2 ；(5b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 5 X IO17cnT3;(5c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为5 X IO17CnT3 ；(5d)利用化学汽相淀积(CVD)方法，在800°C，在表面生长一层厚度为5nm的SiN层；(5e)利用化学汽相淀积(CVD)方法，在800°C，在SiN层上生长一层500nm的多晶硅；(5f)光刻Poly-Si栅和栅介质,形成350nm长的伪栅；(5g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为5X IO18CnT3 ；(5h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为5X IO18CnT3 ；(5i)在衬底表面，利用化学汽相淀积(CVD)方法，在800°C，生长一层SiO2，厚度为5nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；(5j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(5k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；
(51)将衬底在1100°C温度下，退火15s，进行杂质激活。步骤6，栅制备。(6a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2层，SiO2厚度为500nm厚度；(6b)利用化学机械淀积(CMP)方法，对表面进行平坦化至栅极水平；(6c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(6d)在衬底表面生长一层厚度为5nm的氧化镧(La2O3)；(6e)在衬底表面派射一层金属鹤(W);
(6f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤7，构成BiCMOS集成电路。(7a)利用化学汽相淀积(CVD)方法，在800°C，在表面生长一层SiO2层；(7b)光刻引线孔；(7c)金属化；(7d)光刻引线，形成漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为350nm的应变SiGeBiCMOS集成器件及电路。本发明实施例提供的应变SiGe BiCMOS集成器件及制作方法具有如下优点I.本发明制备的应变SiGe BiCMOS集成器件结构中采用了轻掺杂源漏(LDD)结构，有效地抑制了热载流子对器件性能的影响；2.本发明制备的应变SiGe BiCMOS集成器件在PMOS器件结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；3.本发明制备的应变SiGe BiCMOS集成器件采用了高K栅介质，提高了 MOS器件的栅控能力，增强了器件的电学性能；4.本发明制备应变SiGe BiCMOS集成器件过程中涉及的最高温度为800°C，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提闻集成电路的性能；5.本发明制备的应变SiGe BiCMOS集成器件中，在制作NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺(damascene process),该工艺中使用了金属鹤(W)作为金属电极，降低了栅电极的电阻，提高了器件设计的灵活性和可靠性。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种应变SiGe BiCMOS集成器件，其特征在于，所述应变SiGe、Si BJT器件平面BiCMOS集成器件采用普通Si双极晶体管，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。
2.根据权利要求I所述的应变SiGeBiCMOS集成器件，其特征在于，所述PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。
3.根据权利要求I所述的应变SiGeBiCMOS集成器件，其特征在于，所述PMOS器件采用量子阱结构。
4.一种应变SiGe BiCMOS集成器件的制备方法，其特征在于，包括如下步骤 第一歩、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为IX IO16 I X IO17CnT3 的 SOI 衬底片； 第二步、在衬底表面热氧化一厚度为300 500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成N型重掺杂埋层区域； 第三步、去除表面多余的氧化层，外延生长ー层掺杂浓度为I X IO16 I X IO17CnT3的Si层，厚度为2 3 μ m，作为集电区； 第四步、在衬底表面热氧化ー层厚度为300 500nm的SiO2层，光刻隔离区域，利用干法刻蚀エ艺，在深槽隔离区域刻蚀出深度为3飞μ m的深槽；利用化学汽相淀积(CVD)的方法，在600 8000C，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质,形成掺杂浓度为I X IO19 I X IO20Cm-3的重掺杂集电极； 第六步、在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为I X IO18 5 X IO18CnT3的基区；第七步、在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为5X IO19 5X 102°cnT3的重掺杂发射区，在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ー SiO2层；第八步、光刻MOS有源区，利用干法刻蚀エ艺，在MOS有源区刻蚀出深度为100 140nm的浅槽，利用化学汽相淀积(CVD)方法，在600 750°C，在该浅槽中连续生长三层材料第ー层是厚度为80 120nm的N型Si缓冲层，该层掺杂浓度为5飞X IO15CnT3 ;第二层是厚度为10 15nm的N型SiGe外延层，该层Ge组分为15 30%，掺杂浓度为I 5 X IO16CnT3 ；第三层是厚度为3 5nm的本征弛豫型Si帽层； 第九步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积ー层厚度为300 500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到I 5X IO17cnT3 ;光刻NMOS器件有源区，利用离子注入エ艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I 5 X IO17Cm-3 ；第十步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积(CVD)方法，在600 8000C，在衬底表面淀积ー层厚度为3 5nm的SiN层作为栅介质和ー层厚度为300 500nm的本征Poly-Si层,光刻Poly-Si栅和栅介质,形成22 350nm长的伪栅； 第十一步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构(N-LDD)和P型轻掺杂源漏结构(P-LDD)，掺杂浓度均为 I 5 X IO18Cm 3 ； 第十二歩、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层厚度为5 15nm的SiO2层,利用干法刻蚀エ艺,刻蚀掉表面的SiO2层,保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙； 第十三步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；将衬底在950 1100°C温度下，退火15 120s，进行杂质激活； 第十四步、用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层SiO2，厚度为30(T500nm，利用化学机械抛光(CMP)技术，将SiO2平坦化到栅极表面； 第十五歩、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在 衬底表面生长ー层厚度为2 5nm的氧化镧(La2O3);在衬底表面派射ー层金属鹤(W),最后利用化学机械抛光(CMP)技术将栅极区域以外的金属(W)及氧化镧(La2O3)除去； 第十六歩、利用化学汽相淀积(CVD)方法，在600 800°C，表面生长ー层SiO2层，并在栅、源和漏区上光刻引线孔； 第十七步、金属化、光刻引线，形成漏极、源极和栅极以及发射极、基极、集电极金属引线，构成导电沟道为22 350nm的Si BJT器件、应变SiGe平面BiCMOS集成器件。
5.根据权利要求4所述的方法，其特征在于，该方法中应变SiGeBiCMOS集成器件制造过程中所涉及的最高温度根据第八、九、十、十二、十四和十六步中的化学汽相淀积(CVD)エ艺温度决定，最高温度小于等于800°C。
6.一种应变SiGe BiCMOS集成电路的制备方法，其特征在于，该制备方法包括如下步骤 步骤I，外延生长的实现方法 (Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ； (Ib)在衬底表面热氧化ー层厚度为300nm的SiO2层； (Ic)光刻埋层区域，对埋层区域进行N型杂质的注入，并在800°C，退火90min激活杂质，形成N型重掺杂埋层区域； 步骤2，隔离区制备的实现方法 (2a)去除表面多余的氧化层，外延生长ー层掺杂浓度为IXlO16cnT3的Si层，厚度为2μ m,作为集电区； (2b)在衬底表面热氧化ー层厚度为300nm的SiO2层； (2c)光刻隔离区域，利用干法刻蚀エ艺，在深槽隔离区域刻蚀出深度为3μπι的深槽； (2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2 ； (2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 步骤3，双极器件制备的实现方法 (3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为I X IO19CnT3的重掺杂集电极； (3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为I X IO18CnT3的基区； (3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800°C，退火90min激活杂质，成掺杂浓度为5X IO19CnT3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层； 步骤4，应变SiGe材料制备的实现方法 (4a)光刻MOS有源区； (4b)利用干法刻蚀エ艺，在MOS有源区刻蚀出深度为IOOnm的浅槽； (4c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽中生长厚度为80nm的N型Si缓冲层，该层掺杂浓度为I X IO15CnT3 ； (4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面生长厚度为IOnm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为I X IO16CnT3 ； (4e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面生长厚度为3nm的本征弛豫型Si帽层； 步骤5，MOS器件形成的实现方法 (5a)利用化学汽相淀积(CVD)方法，在600°C，在衬底上生长ー层300nm的SiO2 ； (5b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到IX IO17Cm 3 ； (5c)光刻NMOS器件有源区，利用离子注入エ艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I X IO17CnT3 ； (5d)利用化学汽相淀积(CVD)方法，在600°C，在表面生长ー层厚度为3nm的SiN层； (5e)利用化学汽相淀积(CVD)方法，在600°C，在SiN层上生长ー层300nm的多晶硅； (5f)光刻Poly-Si栅和栅介质，形成22nm长的伪栅； (5g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为I X IO18CnT3 ； (5h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为I X IO18CnT3 ； (5i)在衬底表面，利用化学汽相淀积(CVD)方法，在600°C，生长ー层SiO2，厚度为10nm，随后利用干法刻蚀エ艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙； (5j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区； (5k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区； (51)将衬底在950°C温度下，退火120s，进行杂质激活； 步骤6，栅极制备的实现方法 (6a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiO2层，SiO2厚度为300nm厚度； (6b)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平； (6c)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印； (6d)在衬底表面生长ー层厚度为2nm的氧化镧(La2O3)； (6e)在衬底表面派射ー层金属鹤(W)； (6f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去; 步骤7，构成BiCMOS集成电路实现方法 (7a)利用化学汽相淀积(CVD)方法，在600°C，在表面生长ー层SiO2层； (7b)光刻引线孔； (7c)金属化； (7d)光刻引线，形成漏极金属引线、源极金属引线和栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成导电沟道为22nm的应变SiGe BiCMOS集成器件及电路。
全文摘要
本发明公开了一种应变SiGe BiCMOS集成器件及制备方法，其过程为在SOI衬底片上制备埋层，生长N型Si外延，制备深槽隔离，在双极器件区域制造常规的Si双极晶体管；在600～800℃，在衬底上生长应变SiGe材料，光刻MOS器件有源区，利用离子注入工艺对MOS器件区域进行阈值调整，然后在MOS器件有源区淀积SiO2和多晶硅，通过刻蚀制备伪栅，应用自对准工艺分别自对准生成MOS器件的源漏区，再在衬底表面生长SiO2层，去除伪栅，在伪栅处压印槽中制备氧化镧(La2O3)材料形成栅介质和金属钨(W)形成栅极，最后在钝化层上刻蚀漏、源、栅的引线孔、金属化、溅射金属、光刻引线，构成应变SiGe BiCMOS集成器件及电路。
文档编号H01L27/06GK102738150SQ201210243170
公开日2012年10月17日 申请日期2012年7月16日 优先权日2012年7月16日
发明者周春宇, 宋建军, 宣荣喜, 张鹤鸣, 王斌, 胡辉勇, 舒斌, 郝跃 申请人:西安电子科技大学