抗变化的金属氧化物半导体场效应晶体管(mosfet)的制作方法
【专利摘要】使用高K、金属栅极“后沟道”工艺制造抗变化的金属氧化物半导体场效应晶体管(MOSFET)。在间隔区之间形成空腔，间隔区形成在具有分离的漏极区和源极区的阱区上方。此后通过空腔的离子注入步骤引起在空腔正下方的阱掺杂的局部增加。该注入通过引起最小掺杂扩散的微秒退火被激活。在空腔内形成至阱区中的凹槽，其中，使用未掺杂的外延层或轻掺杂的外延层形成有源区。在轻掺杂的外延层的上方形成高K介电叠层，在高K介电叠层的上方，金属栅极形成在空腔边界内。在本发明的一个实施方式中，在金属栅极的顶部上添加多晶硅的盖或非晶硅的盖。
【专利说明】抗变化的金属氧化物半导体场效应晶体管(MOSFET)
【技术领域】
[0001]本发明总体涉及金属氧化物半导体场效应晶体管(MOSFET)的制造，尤其涉及为了阈值电压在其它相同的晶体管之间的再现性而制造的MOSFET。
【背景技术】
[0002]具有高K(高介电常数)的金属栅极叠层的金属氧化物半导体(MOS)场效应晶体管(MOSFET)的阈值电压的随机变化(σ VT)由一些主要因素引起:(i)在阱中和在栅极下方的袋形注入区中的随机掺杂波动(RDF)，其中，随机掺杂波动引起耗尽层厚度的变化；(ii)由蚀刻栅极的轮廓的随机变化导致的、引起栅极电极的长度的随机变化的线边缘粗糙度(LER) 由于栅极材料的颗粒结构导致的、引起局部功函数的随机变化的金属栅极粒度(MGG)。还存在变化的第四个来源，有效沟道长度的随机变化，称为随机延伸波动(RXF)，由将沟道与源极延伸或漏极延伸分开的结的位置的统计变化引起。然而，随着MOSFET变小，RDF、LER和RXF的影响增加，并且变成决定σ Vt的主要因素。第一个影响，RDF，最近获得了强烈的关注。在漏极延伸位置的随机性RXF有两个主要的来源:a)由于散射引起的注入离子的最后位置的变化；以及，b)受到激活作用和随后的热处理影响的源极/漏极延伸离子的活性和位置的变化。
[0003]本领域公知的是，随着MOSFET趋于越来越精细的尺寸，阈值电压σ Vt的变化严重地破坏了阈值电压在其他相同的晶体管中的再现性。这种影响是必然的，非常严重地影响互补式MOS(CMOS)的静态随机存储(SRAM)，其使用了成千上万的几乎最小尺寸的晶体管。为了满足减小RDF引起的^Vt阈值扩大的需求，极大推动了超薄的绝缘体上硅(SOI)结构和三维晶体管(FinFET和Tr1-Gate)的发展，超薄的绝缘体上硅结构例如全耗尽型绝缘体上硅(FDSOI)。这种趋势远离更传统的体硅MOS的制造，不利影响了成本和实用性。图4示出通过后栅极工艺形成的标准的体硅MOSFET的剖面400。在一种导电类型的体硅410上，形成相反导电类型的漏极区和源极区420。在整个MOEFET晶体管上形成S12绝缘层430，在绝缘层430上具有分别到漏极端子和源极端子的连接470的开口。在MOSFET的后栅极工艺中，通过在S12层上方形成间隔区440而形成栅极。S12被去除且通常被其上形成有金属栅极460的高K介电叠层450所代替。在一些实施方式中，通过重复沉积和刻蚀工艺形成间隔区。
[0004]Asenov等在文献“Suppress1n of Random Dopant-1nduced Threshold VoltageFluctuat1ns in Sub-0.1-μ m MOSFETs with Epitaxial and δ-Doped ChanneIs”(IEEETransact1ns on Electron Devices,第 46 卷，第 8 期，1999 年 8 月，第 1718-1724 页)中描述了解决RDF问题的一种方法。该方法与体硅晶体管一致，并且没有与FinFET和FDSOI相关联的相同的成本惩罚。该方案有三个关键要素:a)在紧接栅极氧化物的下方放置薄的、近似10纳米(nm)的、最小掺杂的外延层；b)在薄的外延层的远离栅极介电界面的边界处放置具有非常高浓度的用于NMOS设备的受主或用于PMOS设备的施主的更薄的层；以及c)在未掺杂的外延层的下方和高掺杂的较薄的层的下方并入中度重掺杂的阱层。Fujita等已经在他们的文献 “Advanced Channel Engineering Achieving Aggressive Reduct1n ofVt Variat1n for Ultra-Low-Power Applicat1ns，，(Electron Devices Meeting(IEDM),2011 IEEE Internat1nal，第 32.3.1-32.3.4 页，2011 年 12 月 5-7 日)中描述展示了相似的结构。图5示出了这种外延式晶体管的剖面500。在通过牺牲栅极氧化层的沟道掺杂注入之后且在形成牺牲多晶硅栅极和源极漏极区525之前，外延层510沉积在整个娃晶圆上。在某些情况下，例如，Hokazono, A.等在“25_nm Gate Length nMOSFET WithSteep Channel Profiles Utilizing Carbon-Doped Silicon Layers(A P-Type DopantConfinement Layer)，，(Electron Devices, IEEE Transact1ns on Electron Device,第 58卷，第5期，第1302-1310页，2011年5月)中，在外延之前引入碳以延迟在源极/漏极注入激活期间掺杂扩散回到低掺杂的外延区。然而，这是非常困难的任务，并且实验已经显示由于后续工艺步骤造成分布劣化，这导致掺杂渗透进低掺杂外延层。
[0005]最近栅极结构从二氧化硅或者氮氧化物上的多晶硅到高K栅极介电叠层上的金属的改变已经改变了工艺顺序。(本文和随后的权利要求中用到的高K或者高介电常数是指高于二氧化硅的介电常数(K = 3.9)的介电常数；超过6的有效介电常数K将会是优选的高K。)这对于“后栅极”工艺流程尤其正确。在这个工艺中，虽然存在看似完整的晶体管，其中在多晶硅栅极的每一侧具有氧化物和/或氮化物侧壁间隔区，但栅极实际上是牺牲结构。栅极结构和下面的保护性氧化物被刻蚀掉，露出硅表面。然后，使用这样的步骤顺序:a)沉积高K栅极电介质，通常通过原子层沉积；b)沉积具有受控的功函数的金属栅极来设置阈值电压；以及，c)沉积坚固的栅极材料，通常为掺杂的非晶硅。在许多情况下，上述顺序增加化学机械抛光步骤来确保各个层的定位。然而，这个结构没有克服由RDF、LER或RXF造成的缺陷。与前栅极工艺相比，在后栅极工艺中的金属的形态能够减少被认为是MGG的变化。
[0006]因此，找到与体硅MOS制造兼容的解决方案将是有利的，该解决方案将克服由于RDF、RXF和LER引起的缺陷同时总体保持标准的体硅MOS制造的成本优势和相对简单性。如果同时实现RDF、RXF和LER的减少，则是更加有利的。
【专利附图】
【附图说明】
[0007]视为本发明的主题在说明书的结尾处的权利要求中具体指出且明确声明。参照附图，从下面的详细描述中，本发明的上述和其它目的、特征和优点将变得明显。
[0008]图1为根据本发明的原理制造的MOSFET的剖面示意图。
[0009]图2A为示出根据本发明的实施方式的带有浅沟槽隔离和适当注入的芯阱的衬底的剖面示意图。
[0010]图2B为示出根据本发明的实施方式的多晶硅栅极和漏极/源极注入的剖面示意图。
[0011]图2C为示出根据本发明的实施方式的多晶硅栅极间隔区和重漏极/源极注入的剖面示意图。
[0012]图2D为示出根据本发明的实施方式的多晶硅栅极和漏极/源极硅化的剖面示意图。
[0013]图2E为示出根据本发明的实施方式的沉积第一层间电介质的剖面示意图。
[0014]图2F为示出根据本发明的实施方式的进行化学/机械抛光(CMP)之后暴露的多晶硅栅极的剖面示意图。
[0015]图2G为示出根据本发明的实施方式的通过牺牲多晶硅栅极而形成的空腔以及注入至空腔之下的阱中的注入区的剖面示意图。
[0016]图2H为示出根据本发明的实施方式的形成至阱的埋层的沟道凹槽的剖面示意图。
[0017]图21为示出根据本发明的实施方式的在沟道凹槽内形成的在阱中的高掺杂埋层和轻掺杂的沟道外延层的剖面示意图。
[0018]图2J为示出根据本发明的实施方式的在空腔内形成的高K介电层、金属栅极层和可选的多晶硅盖的剖面示意图。
[0019]图2K为根据本发明的实施方式的形成有栅极的MOSFET晶体管的剖面示意图。
[0020]图3A为示出用于短沟道晶体管的常规掺杂分布的示意图。
[0021]图3B为示出根据本发明的实施方式的以后沟道工艺方案实现的掺杂分布的示意图。
[0022]图3C为示出根据本发明的实施方式的用在后沟道工艺方案中的离子注入掺杂分布的示意图。
[0023]图4为标准体硅MOSFET的剖面示意图(现有技术)。
[0024]图5为外延沟道MOSFET的剖面示意图(现有技术)。
[0025]图6为根据本发明的实施方式的还包括高掺杂注入区的后沟道MOSFET的剖面示意图。
【具体实施方式】
[0026]抗变化的金属氧化物半导体场效应晶体管(MOSFET)使用高K、金属栅极“后沟道”工艺来制造。在具有分离的源极区和漏极区的阱区上方形成的间隔区之间，形成空腔。此后，通过空腔的离子注入步骤引起在空腔正下方的阱掺杂的局部增加。该注入通过引起最小掺杂扩散的微秒退火被激活。在空腔内形成至阱区中的凹槽，其中，使用未掺杂的外延层或轻掺杂的外延层形成有源区。在轻掺杂的外延层的上方形成高K介电叠层，在高K介电叠层的上方，金属栅极形成在空腔边界内。在本发明的一个实施方式中，在金属栅极的顶部上添加多晶硅的盖或者非晶硅的盖。
[0027]根据本发明的原理，为了形成MOSFET的沟道而在空腔内形成非常轻掺杂的低温(例如750°C或者更低，优选不超过650°C )外延层的步骤并入制造工艺，这一步骤导致“后沟道”工艺,减少掺杂物从低掺杂外延层下方的重掺杂区扩散到低掺杂外延层中。低掺杂外延层减少随机掺杂波动(RDF)引起的MOSFET的阈值电压的变化。通过牺牲多晶硅栅极的开口的刻蚀减少由在漏极和源极延伸注入的边缘的横向位置的变化引起的随机沟道长度波动，即随机延伸波动(RXF)。在低掺杂外延层的下方添加增加掺杂的层减小了短沟道效应以及与线边缘粗糙度(LER)相关的阈值电压波动。还提供一种调整阈值电压到期望值的方法。在下面描述的段落中，重掺杂区实际上将通过离子注入形成。
[0028]现参考图1，图1示出根据本发明的原理制造的MOSFET 100的示例性的且非限制性的剖面示意图。在衬底110(例如硅晶圆)中制造阱120，阱由硅或者硅-锗制成，并且通常掺杂成每cm31018到119个离子。根据需要的晶体管类型(分别是N沟道或者P沟道)，该阱可以是P阱或者N阱。氧化硅(S12)或者氮化二氧化硅层185提供MOSFET 100的正确操作所需的表面区域的隔离。在阱区内形成低掺杂区130和高掺杂区132的组合的源极区和漏极区，这样的源极区和漏极区通过牺牲多晶硅栅极195彼此分开，尽管在牺牲多晶娃栅极195的下方一些扩散稍微延伸至每个区。每个高掺杂区132具有娃化物区135,用于电连接到形成的MOSFET的源极和漏极并且减小接入电阻。在类似“后栅极”工艺的工艺中并且如下文更详细地描述，以传统方式形成在低掺杂源极区或者漏极区130上方的间隔区150用于限定MOSFET的栅极区。浅槽115分开相邻的晶体管。
[0029]在间隔区150所限定的空腔内，凹槽形成至阱120中，并且在阱中形成新的有源区，然后在新的有源区中形成与“后栅极”完全一致的制造方法。最后的晶体管结构由多个层形成，对于本发明其结构是独特的。处理顺序最小化在该结构中隐含的非常陡峭的扩散梯度的热暴露，确保外延层中的低掺杂浓度，并且增加阈值电压在其他相同的晶体管中的再现性。在该实施方式中，有源沟道包括形成至阱中的第一高掺杂埋层125以及无掺杂或者轻掺杂的外延层170，第一高掺杂埋层125实际上从空腔底部至阱120中。外延层170在本文中也可以称为沟道外延层170。高掺杂埋层125被掺杂至在5X 118个离子/cm3到102°个离子/cm3之间的掺杂浓度。轻掺杂的外延层具有通常在O到117个离子/cm3范围内的掺杂密度。高掺杂埋层125的厚度通常在Inm到10nm之间，优选I纳米到15纳米，而沟道外延层170的厚度在5nm到15nm。在沟道外延层170上方，形成具有在0.5纳米到3纳米之间的通常有效的氧化物厚度的高K介电叠层180。在高K介电叠层180的顶部上形成具有通常厚度在80nm到200nm的金属栅极190。在本发明的一个实施方式中，多晶硅盖195作为一层添加在金属栅极190的顶部上。介电层140进一步用作这个结构的一部分。因此应当理解，本发明覆盖但不限于在上文描述的完整MOSFET结构100以及MOSFET的包括层125、层170、层180和层190、以及可选的层195的沟道区。另外将埋层125且尤其是沟道外延层170并入“后栅极”结构最小化在该结构中隐含的非常陡峭的扩散梯度的热暴露，并且因此增大阈值电压在其他相同的晶体管中的再现性。因此，应该理解，并入层125和层170导致“后沟道”MOSFET结构，该MOSFET结构提供本文讨论的优于现有技术“后栅极”MOSFET结构的益处。
[0030]图2A至图2K示意性地示出为实现具有沟道的“后沟道”MOSFET所采取的示例性而非限制性的工艺步骤，其中，沟道包括两层，一层通过注入沟道区的阱中形成，另一层形成在阱中形成的沟道凹槽(在本文中也称为凹槽)中。图2A示出剖面200A，其中通过制作浅槽隔离115并注入适当的阱120来制备衬底110用于所需的晶体管。为了至少电绝缘的目的，S12或者氮化的S12层185在整个表面上方形成，或者在其他实施方式中在部分表面上形成。这样的层185的厚度可以在2纳米和8纳米之间的范围内，通常是3.5纳米，但不限于此。在图2B中，剖面200B示出使用合适的制造掩膜(例如通过沉积和定向刻蚀)形成牺牲多晶硅栅极195。如果以及当需要和/或适当时，还形成漏极和源极延伸区130以及任何其它的袋形注入(没有示出)。
[0031]在图2C中，剖面200C示出由氮化物沉积或者氮化物和氧化物的组合的沉积来形成间隔区150。然后进行利用垂直冲击或者锥形冲击的各向异性刻蚀。这选择性地腐蚀沉积的侧壁材料，使得平行于晶圆表面的区域被去除，但是垂直部分或者锥形部分保留下来。在某些实施方式中，间隔区通过重复的沉积和刻蚀工艺形成。在第一沉积和刻蚀步骤后，通过离子注入、等离子体浸没掺杂或者适当的工艺来形成浅漏极/源极延伸。然后，进行另一沉积和刻蚀步骤来将漏极/源极与沟道隔开。在形成间隔区150之后，通常使用间隔区150作为掩膜，可以注入重掺杂源极区和漏极区132。在一些情况下(没有示出)，额外的硅或者硅/锗可以被沉积来提升在原始硅表面的上方的源极区和漏极区的顶部，并且将压缩应变插入P沟道MOSFET中。也可以通过部分刻蚀源极区和漏极区以及硅/锗(S1:Ge)或者硅/碳(S1:C)压力源(在一些情况下具有Σ形状)的外延再生长来嵌入该压力源。在图2D中，剖面200D示出清除S12层185的某些区域，以暴露例如漏极区和源极区132。应该注意，形成间隔区150的各向异性刻蚀也可以清除保护性氧化物185。然后，沉积硅化材料以在漏极区、源极区和多晶硅区中形成硅化物层135。硅化材料可以包括但不限于镍、钼或者钯，其与预定区域起反应以在栅极195和源极区和漏极区132上形成导电性硅化物。图2E示出沉积有第一层间电介质140的剖面200E，在图2F中，剖面200F示出化学/机械抛光(CMP)第一层间电介质140直到多晶娃栅极195的娃化物层135后的结果。应该注意,多晶硅栅极195上的硅化物层135通过这个步骤可以失去或者可以不失去。在这方面，应该注意，本文提供的所有值和范围都仅仅是示例性的，并且不应该理解为限制本发明的范围。
[0032]在工艺的这一点上，形成待使用“后沟道”工艺制造的栅极。这通过首先在区域上涂抹保护性光刻胶810，然后使该光刻胶图案化来实现，如图2G的剖面200G所示。在图案化后，光刻胶保护不想被刻蚀的其它器件。接下来，选择自对准的刻蚀工艺，其选择性用于牺牲栅极材料以及其倾向不以任何显著的方式刻蚀间隔区150和其他氧化物(图2G)。然后，空腔820在间隔区150之间限定的且没有被保护性光刻胶层810保护的区域中形成。空腔820内任何保留的直到的3102层185的多晶硅栅极195被刻蚀掉。此后，注入步骤发生，该注入步骤的峰值通常目的在于匹配设定的沟道凹槽的深度，通常深度范围例如在3纳米至15纳米之间。增强阱掺杂在5 X 118个离子/cm3至102°个离子/cm3范围内，且形成具有局部增加阱掺杂的埋层125，也就是，该注入具有与阱相同的性质、施主或受主。然后进行激活退火，退火条件受硅化物层135的耐热性的限制。本领域普通技术人员将容易理解，图2G示出了保护电介质185用作用于离子注入的屏蔽氧化层，该离子注入形成增强阱掺杂的埋层125 ;屏蔽氧化层的使用是常见的行业惯例。然而，在本发明的另一个实施方式中，可以改变工艺设计以在注入之前去除介电层185。这种顺序的改变不应该视为对本发明范围的限制。应该注意，必须在下文中参照图21讨论的生长未掺杂的或轻掺杂的沟道外延层170之前完成注入激活退火。
[0033]图2H示出剖面200H，其描述沟道凹槽910，该沟道凹槽910从空腔820内形成至阱120的高注入的埋层125。这可以通过保持保护性光刻胶层810时的工艺步骤来完成。自对准的选择性刻蚀工艺可以用于形成至娃中5nm到25nm的凹槽。本领域普通技术人员将容易理解，替选的工艺顺序可以延迟形成增强阱掺杂的埋层125的注入直到已刻蚀出凹槽910之后。这种顺序的改变不应该视为对本发明的范围的限制。应该注意，必须下文中参照图21讨论的生长未掺杂的或轻掺杂的沟道外延层170之前完成注入激活退火。通常，埋层和沟道外延层是与阱相同的导电类型。
[0034]图21示出在局部增强阱埋层125的上方所生长的轻掺杂或未掺杂的沟道外延层170的剖面2001。该沟道外延层170可以由硅构成，但是在某些情况中，使用硅和锗的某些组合或者替选的与下方的衬底相容的半导体材料来生长低掺杂层会是有利的。沟道外延层170的厚度被控制使得沟道外延层170的顶表面优选但不仅限于与层185下面的硅表面一致，尽管沟道外延层170的表面相对于间隔区185的下表面可以略微凹陷。如图21所示，层185的下表面与沟道外延层170的上表面一致。结合未掺杂沟道外延层170的厚度、随后形成的高K栅极叠层的厚度和金属栅极功函数来选择增强掺杂埋层125的掺杂密度，以限定最后需要的阈值电压。沟道层170的形成可以使用原子层沉积、低温外延或分子束外延来完成。因此，对于以32nm或者更精细的工艺制造的晶体管，σ Vt的变化在50mV至10mV的范围内，当本发明以相同的尺寸工艺实现时，σ Vt的变化将降低到20mV至40mV的范围内。因此，基本标准体硅MOS制造工艺可以与本文公开的本发明一起使用且不需要依靠现有技术提出的复杂的解决方案。
[0035]本领域的普通技术人员将明白，形成在图2H中示出的凹槽910的自对准刻蚀步骤牺牲可能已扩散到沟道区中的任何源极延伸离子或者漏极延伸离子。这些离子的位置反映源自离子注入期间的散射事件和/或源自高温激活工艺(900°C或者更高)的变化。凹槽910的形成消除这些变化。使用多个低温工艺中的任一个来重新建立沟道最小化源极延伸离子和漏极延伸离子的移动，基本上消除了它们对RXF的贡献。该延伸的重叠部分的刻蚀改善静电完整性，提高导通电流并且减小叠加电容。
[0036]在图3A到图3C中，示出了代表性的掺杂分布，其中，Z = O点在高K介电叠层180和沟道外延层170之间的界面处。作为参考，从Z = O到Z = 1nm的区域代表沟道外延层170在源极区和漏极区之间的中点处获得的公称厚度。图3A示出代表一般晶体管构造的沟道掺杂分布。在标准工艺中，存在形成晶体管的阱和沟道区的多个注入。图3A的分布代表沟道的中间，伴随阱注入、阈值电压注入和袋形注入的综合效应。总的阱深通常是200nm到400nm，但是图3都示出最靠近栅极的75nm。这个区域通常高度掺杂有浅的“阈值电压”注入和袋形注入。
[0037]图3B示出简单的后沟道结构的阱分布，其中最靠近栅极的高掺杂区已经被刻蚀掉并且被非常低的掺杂的、可能未掺杂的外延层所取代，在此示出的外延层具有10纳米的深度。图3C示出适合于沟道中心的代表性掺杂分布的三线图，在该沟道中心处，阱增强离子已被注入和激活。标识为1E19的最低的分布与图3B相同，示出一般的阱注入分布。曲线2E19和曲线5E19示出增强阱注入，以实现埋层125的形成。
[0038]形成埋层125和沟道外延层170的步骤后，并且如图2J(剖面200J)中所示，高K介电叠层180形成在空腔820中、第二沟道外延层170上方。可以期望该叠层具有超过6的有效介电常数K。高K介电叠层180由S12薄层(通常为Inm或者更小)构成，用高K介电层覆盖，通常并入铪的氧化物或者氮氧化物。在高掺杂埋层125后的所有层应当使用低温(不超过900°C，优选不超过750°C，更优选不超过650°C)沉积法形成。如果本发明用在也包括通过其他制造技术形成的晶体管的集成电路中，则高掺杂埋层125后的所有层(如果使用)需要在用于整个集成电路的所有高温操作已执行后形成。此后，沉积所需的栅极金属以形成层190，其中主要针对其功函数以及制造考虑选择栅极金属。可选地，制造工艺可以需要多晶硅盖或者非晶硅盖来用于保护。图2K示出剖面200K，该剖面200K描述在使用例如CMP去除过量的高K介电层180、金属层190和多晶硅层195之后的结构。下文，通过例如添加第二介电层(未示出)以及此后继续包括但不限于形成金属化连接层的额外的工艺步骤，工艺可以继续进行。对于N型MOS晶体管或者P型MOS晶体管，需要不同类型的金属栅极以并入适合于所需的NMOS阈值电压和PMOS阈值电压的功函数。
[0039]图6示出根据本发明的另一个实施方式的后沟道MOSFET的剖面示意图600。因此，如上文进一步详细解释的那样，通过在由间隔区440所形成的间隔区之间进行选择性刻蚀来去除沟道区。如上文进一步详细解释的那样，层610是高度掺杂的，其导致阱注入的局部增强，在形成沟道凹槽之前或之后进行。区域610的掺杂必须在用以形成低掺杂沟道区620的选择性外延生长之前被激活。随后，用高K介电绝缘叠层450和栅极材料460密封沟道。
[0040]因此，本领域普通技术人员应该理解，“后沟道”工艺的实施方式包括在MOSFET的刻蚀到漏极区和源极区之间的阱区中的空腔的凹槽中以及在阱的局部增强掺杂区域上方建立MOSFET的沟道。沟道可以包括在沟道凹槽中生长的未掺杂或者轻掺杂的外延层。一旦根据本发明的原理形成沟道，则类似于“后栅极”工艺完成该工艺。应该进一步理解，尽管以以下方式描述了用于“后沟道”解决方案的工艺，在该方式中在形成沟道凹槽之前执行用于形成在沟道区中的增强掺杂的注入，但是其它实施方式是可能的，包括不限制在执行沟道凹槽底部处的阱的局部增强掺杂之前形成沟道凹槽。对“后沟道”工艺的所有这些变型不应当被认为是脱离本发明的范围，而被包括在本发明的范围内。
[0041]此处公开的发明描述了可以是N阱或者P阱并且因此分别适用于PMOS晶体管或者NMOS晶体管的沟道的常规的阱。此外，部分耗尽型SOI (绝缘体上硅)晶体管的静电特征充分相似于体硅半导体，使得本发明中描述的所有技术同样适用于部分耗尽型SOI器件。本领域的普通技术人员将容易理解本发明可以适用于以多种方式使用，包括所有的晶体管或者其中部分晶体管是使用上文公开的技术制造的集成电路。另外，尽管本文中参考优选实施方式描述了本发明，但本领域技术人员将容易理解，在不脱离本发明的精神和范围的前提下，其它的应用可以取代本文中所描述的那些应用。因此，本发明应该仅仅被下面包括的权利要求限制。
【权利要求】
1.一种用于制造金属氧化物半导体场效应晶体管(MOSFET)的方法，包括: 在衬底中形成第一导电类型的阱区； 在所述阱区的至少一部分的上方形成二氧化硅层； 在所述阱的在所述二氧化硅上方的第一区中形成多晶硅栅极； 形成源极区和漏极区，所述源极区形成在所述阱区的邻近所述第一区的第二区中，所述漏极区形成在所述阱区的邻近所述第一区且与所述第二区分离的第三区中； 在所述多晶硅栅极的两侧的二氧化硅上形成间隔区； 清除所述二氧化硅层的至少一部分； 在所述多晶硅栅极以及所述漏极区和所述源极区的至少一部分的上方形成导电层； 在至少所述第一区、所述第二区和所述第三区的上方形成第一层间电介质； 抛光所述层间电介质以暴露所述多晶硅栅极的顶面或者在所述多晶硅栅极上方的所述导电层； 牺牲所述多晶硅栅极和在所述多晶硅栅极上方的任何剩余的导电层以在所述间隔区之间形成空腔； 通过执行下列操作中的一个形成埋层和其中的凹槽:a)清除所述二氧化硅的在所述空腔中的部分，在所述空腔内选择性刻蚀所述凹槽至所述阱中，以及在所述凹槽的底部的区域进行具有第一掺杂度的离子注入以形成埋层，b)在所述空腔的底部的区域进行具有第一掺杂度的离子注入至所述阱中以形成埋层，清除所述二氧化硅的在所述空腔内的部分，以及在所述空腔内选择性刻蚀出凹槽至所述埋层中，或者，c)清除所述二氧化硅的在所述空腔内的部分，在所述空腔的底部的区域进行具有第一掺杂度的离子注入至所述阱中以形成埋层，以及在所述埋层内选择性刻蚀出凹槽至所述阱中； 在所述凹槽中形成沟道外延层，所述沟道外延层具有小于所述第一掺杂度的第二掺杂度； 在所述沟道外延层的上方形成高介电常数的介电叠层；以及 在所述高介电常数的介电叠层的上方形成金属栅极层。
2.如权利要求1所述的方法，还包括: 在形成所述沟道外延层之前激活所述离子注入区。
3.如权利要求2所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用小于900°C的工艺形成。
4.如权利要求2所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用不超过650°C的工艺形成。
5.如权利要求4所述的方法，其中，所述MOSFET为集成电路的一部分，其中在所述沟道外延层形成后，所述集成电路不经受超过650 V的温度。
6.如权利要求1所述的方法，其中，清除所述二氧化硅的在所述空腔内的部分包括去除2纳米到8纳米的栅极氧化层。
7.如权利要求1所述的方法，其中，形成导电层包括: 沉积硅化材料。
8.如权利要求7所述的方法，其中，所述硅化材料选自镍、钼、钯中的至少一种。
9.如权利要求1所述的方法，其中，抛光所述层间电介质还包括: 去除在所述多晶硅栅极上方的所述导电层。
10.如权利要求1所述的方法，其中，使用化学机械抛光(CMP)执行抛光。
11.如权利要求1所述的方法，其中，选择性刻蚀包括去除在所述空腔内的5纳米到20纳米之间的阱材料。
12.如权利要求1所述的方法，其中，形成沟道外延层包括使用原子层沉积、低温外延、分子束外延中的一种。
13.如权利要求1所述的方法，其中，所述沟道外延层的厚度在I纳米到25纳米之间。
14.如权利要求1所述的方法，其中，所述高介电常数的介电叠层为铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物中的一种。
15.如权利要求1所述的方法，其中，所述高介电常数的介电叠层的有效氧化物的厚度在0.5纳米到3纳米之间。
16.如权利要求1所述的方法，其中，所述金属栅极层的厚度在80纳米到200纳米之间。
17.如权利要求1所述的方法，其中，在所述沟道外延层下方的所述埋层的厚度在I纳米到15纳米之间。
18.如权利要求1所述的方法，其中，在所述方法结束时，剩余的所述埋层具有5X1018个离子/cm2到121个离子/cm2之间的离子掺杂度。
19.如权利要求1所述的方法，其中，所述沟道外延层具有在O到117个掺杂离子/cm3之间的掺杂密度。
20.如权利要求1所述的方法，还包括: 在所述空腔中的所述金属层上方形成盖。
21.如权利要求20所述的方法，其中，所述盖由多晶硅、非晶硅中的一种构成。
22.一种用于金属氧化物半导体场效应晶体管(MOSFET)的制造方法，所述方法包括: 在阱上方形成多晶硅栅极，并且使用所述多晶硅栅极作为掩膜用以形成源极区和漏极区； 在所述多晶硅栅极的两侧形成间隔区； 牺牲所述多晶硅栅极以在所述间隔区之间形成空腔； 在所述空腔内选择性刻蚀出凹槽至所述阱中； 在所述凹槽中注入具有第一掺杂度和第一层厚的埋层；以及 在所述凹槽中的所述埋层的上方形成沟道外延层，所述沟道外延层具有第二掺杂度和第二层厚，所述埋层的掺杂度高于所述沟道外延层的掺杂度，所述沟道外延层接触所述源极区和漏极区。
23.如权利要求22所述的方法，还包括: 在所述空腔中的所述沟道外延层上方形成高介电常数的介电叠层；以及 在所述空腔中的所述高介电常数的介电叠层上方形成金属栅极层。
24.如权利要求23所述的方法，其中，所述高介电常数的介电叠层的厚度在0.5纳米到3纳米之间。
25.如权利要求23所述的方法，其中，所述金属栅极层的厚度在40纳米到200纳米之间。
26.如权利要求22所述的方法，其中，选择性刻蚀包括去除所述空腔内的5纳米到20纳米之间的阱材料。
27.如权利要求22所述的方法，其中，形成沟道外延层包括使用原子层沉积、低温外延、分子束外延中的一种。
28.如权利要求22所述的方法，其中，所述埋层的厚度为在I纳米到15纳米之间。
29.如权利要求22所述的方法，其中，所述埋层具有5X 118个掺杂离子/cm3到102°个掺杂离子/cm3之间的掺杂度。
30.如权利要求22所述的方法，其中，所述沟道外延层具有O到117个掺杂离子/cm3之间的离子掺杂密度。
31.如权利要求22所述的方法，其中，所述沟道外延层的厚度在I纳米到25纳米之间。
32.如权利要求22所述的方法，其中，所述高介电常数的电介质为铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物中的一种。
33.如权利要求22所述的方法，还包括: 在所述空腔中的金属层上方形成盖。
34.如权利要求33所述的方法，其中，所述盖由多晶硅、非晶硅中的一种构成。
35.如权利要求22所述的方法，其中，在形成所述沟道外延层之前激活所述注入。
36.如权利要求22所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用不超过900°C的工艺形成。
37.如权利要求22所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用不超过650°C的工艺形成。
38.如权利要求37所述的方法，其中，所述MOSFET为集成电路的一部分，其中在所述沟道外延层形成后，所述集成电路不经受超过900 V的温度。
39.如权利要求22所述的方法，其中，在所述空腔内选择性刻蚀出凹槽至所述阱中之前进行所述离子注入，于是选择性刻蚀所述凹槽至所述阱中在深度上被限制到保留离子注入阱的所述埋层。
40.如权利要求22所述的方法，其中，在所述空腔内选择性刻蚀出凹槽至所述阱中之后进行所述离子注入。
41.一种用于金属氧化物半导体场效应晶体管(MOSFET)的制造方法，所述方法包括: 在阱上方形成多晶硅栅极并且使用所述多晶硅栅极作为掩膜用以形成源极区和漏极区； 在所述多晶硅栅极的两侧形成间隔区； 牺牲所述多晶硅栅极以在所述间隔区之间形成空腔； 在所述空腔中注入具有第一掺杂度和第一层厚的埋层； 在所述空腔内选择性刻蚀出凹槽至所述阱中；以及 在所述凹槽中的所述埋层的上方形成沟道外延层，所述沟道外延层具有第二掺杂度和第二层厚，所述埋层的掺杂度高于所述沟道外延层的掺杂度，所述沟道外延层接触所述源极区和漏极区。
42.如权利要求41所述的方法，还包括: 在所述空腔中的所述沟道外延层上方形成高介电常数的介电叠层；以及 在所述空腔中的所述高介电常数的介电叠层上方形成金属栅极层。
43.如权利要求42所述的方法，其中，所述高介电常数的介电叠层的厚度在0.5纳米到3纳米之间。
44.如权利要求42所述的方法，其中，所述金属栅极层的厚度在40纳米到200纳米之间。
45.如权利要求41所述的方法，其中，选择性刻蚀包括去除所述空腔内的5纳米到20纳米之间的阱材料。
46.如权利要求41所述的方法，其中，形成沟道外延层包括使用原子层沉积、低温外延、分子束外延中的一种。
47.如权利要求41所述的方法，其中，所述埋层的厚度为0.3纳米到15纳米。
48.如权利要求41所述的方法，其中，所述埋层具有5X 118个掺杂离子/cm3到102°个掺杂离子/cm3之间的掺杂度。
49.如权利要求41所述的方法，其中，所述沟道外延层具有O到117个掺杂离子/cm3之间的离子掺杂密度。
50.如权利要求41所述的方法，其中，所述沟道外延层的厚度在I纳米到25纳米之间。
51.如权利要求41所述的方法，其中，所述高介电常数的电介质为铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物中的一种。
52.如权利要求41所述的方法，还包括: 在所述空腔中的金属层上形成盖。
53.如权利要求52所述的方法，其中，所述盖由多晶硅、非晶硅中的一种构成。
54.如权利要求41所述的方法，其中，在形成所述沟道外延层之前激活所述注入。
55.如权利要求41所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用不超过900°C的工艺形成。
56.如权利要求41所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层均使用不超过650°C的工艺形成。
57.如权利要求41所述的方法，其中，所述MOSFET为集成电路的一部分，其中在所述沟道外延层形成后，所述集成电路不经受超过900 V的温度。
58.如权利要求41所述的方法，其中，在所述空腔内选择性刻蚀出凹槽至所述阱中之前进行所述离子注入，于是选择性刻蚀所述凹槽至所述阱中在深度上被限制到保留离子注入阱的所述埋层。
59.如权利要求41所述的方法，其中，在所述空腔内选择性刻蚀出凹槽至所述阱中之后进行所述离子注入。
60.一种金属氧化物半导体场效应晶体管(MOSFET)，包括: 阱，所述阱形成在衬底的上方； 漏极区； 与所述漏极区分离的源极区，所述源极区和漏极区形成在所述阱的顶部中； 在所述阱中形成的凹槽，所述凹槽延伸通过所述源极区和所述漏极区中的每个区的边缘； 埋层，所述埋层在所述凹槽的下方形成至所述阱中； 沟道外延层，所述沟道外延层形成在所述凹槽中且接触所述源极区和所述漏极区所述沟道外延层； 高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层的上方；以及 金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层的上方。
61.如权利要求60所述的MOSFET，其中，所述源极区和所述漏极区中的每个区的边缘分别为所述MOSFET的源极和漏极的源极延伸区和漏极延伸区。
62.如权利要求60所述的M0SFET，其中，所述埋层具有5X 118个掺杂离子/cm3到102°个掺杂离子/cm3之间的掺杂度。
63.如权利要求60所述的M0SFET，其中，所述沟道外延层具有O到117个掺杂离子/cm3之间的离子掺杂密度。
64.如权利要求60所述的M0SFET，其中，所述高介电常数的电介质为铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物中的一种。
65.如权利要求60所述的M0SFET，还包括: 在所述金属层上方的盖。
66.如权利要求65所述的MOSFET,其中，所述盖由多晶娃、非晶娃中的一种构成。
67.如权利要求60所述的M0SFET，其中，所述高介电常数的介电叠层的厚度在0.5纳米到3纳米之间。
68.如权利要求60所述的M0SFET，其中，所述金属栅极层的厚度在40纳米到200纳米之间。
69.如权利要求60所述的M0SFET，其中，所述埋层的厚度在I纳米到15纳米之间。
70.如权利要求60所述的M0SFET，其中，所述沟道外延层的厚度在I纳米到25纳米之间。
71.一种用于金属氧化物半导体场效应晶体管(MOSFET)的制造方法，所述方法包括: 在阱上方形成多晶硅栅极并且使用所述多晶硅栅极作为掩膜用以形成源极区和漏极区； 在所述多晶硅栅极的两侧上形成间隔区； 牺牲所述多晶硅栅极以在所述间隔区之间形成空腔； 在所述空腔内选择性刻蚀出凹槽至所述阱中； 在所述凹槽的底部注入埋层； 在所述凹槽中的所述埋层的上方形成沟道外延层； 在所述沟道外延层的上方形成介电层；以及 在所述介电层的上方形成栅极层。
72.如权利要求71所述的方法，其中，所述埋层的掺杂度高于所述沟道外延层的掺杂度。
【文档编号】H01L29/66GK104247023SQ201280071699
【公开日】2014年12月24日 申请日期:2012年6月2日 优先权日:2012年3月20日
【发明者】阿森·阿塞诺夫, 加雷斯·罗伊 申请人:金本位模拟有限公司