包括场效应晶体管（fet）的半导体结构及其方法

包括场效应晶体管（fet）的半导体结构及其方法【专利摘要】本发明涉及包括场效应晶体管的半导体结构及其方法。分层的栅极电介质叠层包括：包含第一高介电常数（高k）电介质材料的第一高k栅极电介质、包含具有与第一高k电介质材料不同的带隙的电介质材料的带隙干扰电介质以及包含第二高k电介质材料的第二高k栅极电介质。带隙干扰电介质包括电介质材料的至少一个连续原子层。因此分层的栅极电介质叠层包括第一高k栅极电介质和带隙干扰电介质之间的第一原子界面，以及通过带隙干扰电介质的电介质材料的至少一个连续原子层与第一原子界面分隔的第二高k栅极电介质和带隙干扰电介质之间的第二原子界面。带隙干扰电介质的插入导致更低的栅极泄露，而不会导致阈值电压特性和有效氧化物厚度的任何显著变化。【专利说明】包括场效应晶体管(FET)的半导体结构及其方法【
技术领域：
】[0001]本公开一般而言涉及半导体器件，具体而言涉及具有栅极电介质的半导体结构及其制造方法，该栅极电介质包括含有两个原子界面的分层的栅极电介质叠层，这两个原子界面提供栅极电介质的带隙结构中的不连续性。【
背景技术：
】[0002]先进的高性能场效应晶体管的一个主要挑战是通过场效应晶体管的栅极电极和体(body)之间的高k栅极电介质的高栅极泄露电流。由单个同质电介质材料构成的高k栅极电介质要求不断降低厚度以获得场效应晶体管的更高性能，但代价是栅极泄露增加。[0003]已知在高k介质之上的帽盖层(cappinglayer)添加导致对栅极叠层的功函数的同时调制。在现有技术的包括帽盖层的栅极叠层中，帽盖层的材料互扩散到下伏的(underlying)高k栅极电介质及其下方的界面层中。而且，帽盖层的材料也扩散到栅极电极的功函数金属中。【
发明内容】[0004]通过使用干扰高k栅极电介质的带隙的电介质材料层，可降低栅极泄露而不影响栅极叠层的有效功函数，这为半导体衬底上所有极性的场效应晶体管提供益处。干扰栅极电介质材料的带隙结构的电介质材料层可被插入在栅极电介质材料的中间以形成由分层的栅极电介质叠层构成的栅极电介质。分层的栅极电介质叠层包括包含第一高k电介质材料的第一高介电常数(高k)栅极电介质、包含具有与第一高k电介质材料不同的带隙的电介质材料的带隙干扰电介质、以及包含第二高k电介质材料的第二高k栅极电介质。第二高k电介质材料可以与第一高k电介质材料相同或不同。带隙干扰电介质包括电介质材料的至少一个连续的(contiguous)原子层。因此，分层的栅极电介质叠层包括第一高k栅极电介质与带隙干扰电介质之间的第一原子界面以及第二高k栅极电介质与带隙干扰电介质之间的第二原子界面，该第二原子界面通过带隙干扰电介质的电介质材料的至少一个连续的原子层而与第一原子界面分隔。[0005]根据本公开的一个方面，提供了一种形成包括场效应晶体管(FET)的半导体结构的方法。该方法包括:形成第一高介电常数(高k)栅极电介质层，所述第一高k栅极电介质层包含第一高k电介质材料并位于半导体衬底上；在所述第一高k栅极电介质层上形成带隙干扰电介质层，所述带隙干扰电介质层包含具有与所述第一高k栅极电介质不同的带隙的电介质材料；形成第二高k栅极电介质层，所述第二高k栅极电介质层包含具有与所述带隙干扰电介质层的所述带隙干扰电介质不同的带隙的第二高k电介质材料；以及对所述第一高k栅极电介质层、所述带隙干扰电介质层以及所述第二高k栅极电介质层的叠层进行构图，以形成第一高k栅极电介质、带隙干扰电介质以及第二高k栅极电介质的分层的栅极电介质叠层，其中第一原子界面通过所述分层的栅极电介质叠层内的所述带隙干扰电介质的所述电介质材料的至少一个连续的原子层而与第二原子界面分隔开，所述第一原子界面位于所述带隙干扰电介质和所述第一高k栅极电介质之间，所述第二原子界面位于所述带隙干扰电介质和所述第二高k栅极电介质之间。[0006]根据本公开的另一方面，提供了一种包括场效应晶体管的半导体结构，所述场效应晶体管包括分层的栅极电介质叠层。所述分层的栅极电介质叠层包括:第一高介电常数(高k)栅极电介质，其包含第一高k电介质材料并位于半导体衬底上；带隙干扰电介质，其包含具有与所述第一高k栅极电介质不同的带隙的电介质材料；以及第二高k栅极电介质，其包含具有与所述带隙干扰电介质不同的带隙的第二高k电介质材料，其中第一原子界面通过所述带隙干扰电介质的所述电介质材料的至少一个连续的原子层而与第二原子界面分隔开，所述第一原子界面位于所述带隙干扰电介质和所述第一高k栅极电介质之间，所述第二原子界面位于所述带隙干扰电介质和所述第二高k栅极电介质之间。【专利附图】【附图说明】[0007]图1是根据本公开第一实施例形成一次性栅极级层(disposablegatelevellayer)之后的第一示例性半导体结构的垂直截面图。[0008]图2是根据本公开第一实施例对一次性栅极结构进行构图并形成源极/漏极扩展区之后的第一示例性半导体结构的垂直截面图。[0009]图3是根据本公开第一实施例形成栅极间隔物(gatespacer)之后的第一示例性半导体结构的垂直截面图。[0010]图4是根据本公开第一实施例形成源极区和漏极区以及源极金属半导体合金部分和漏极金属半导体合金部分之后的第一示例性半导体结构的垂直截面图。[0011]图5是根据本公开第一实施例沉积平面化电介质层并对其进行平面化之后的第一示例性半导体结构的垂直截面图。[0012]图6是根据本公开第一实施例去除一次性栅极结构之后的第一示例性半导体结构的垂直截面图。[0013]图7是根据本公开第一实施例沉积第一高介电常数(高k)栅极电介质层之后的第一示例性半导体结构的垂直截面图。[0014]图8是根据本公开第一实施例沉积带隙干扰电介质层之后的第一示例性半导体结构的垂直截面图。[0015]图8A是根据本公开第一实施例沉积带隙干扰电介质层之后的第一示例性半导体结构的变体的垂直截面图。[0016]图9是根据本公开第一实施例形成第二高k栅极电介质层之后的第一示例性半导体结构的垂直截面图。[0017]图10是根据本公开第一实施例形成功函数材料层和导电材料层之后的第一示例性半导体结构的垂直截面图。[0018]图11是根据本公开第一实施例形成包括分层的栅极电介质叠层的栅极电介质和栅极电极之后的第一示例性半导体结构的垂直截面图。[0019]图12是根据本公开第一实施例形成接触级(contactlevel)电介质层和接触过孔结构之后的第一示例性半导体结构的垂直截面图。[0020]图12A是根据本公开第一实施例形成接触级电介质层和接触过孔结构之后的第一示例性半导体结构的第一变体的垂直截面图。[0021]图12B是根据本公开第一实施例形成接触级电介质层和接触过孔结构之后的第一示例性半导体结构的第二变体的垂直截面图。[0022]图12C是根据本公开第一实施例形成接触级电介质层和接触过孔结构之后的第一示例性半导体结构的第三变体的垂直截面图。[0023]图12D是根据本公开第一实施例形成接触级电介质层和接触过孔结构之后的第一示例性半导体结构的第四变体的垂直截面图。[0024]图12E是根据本公开第一实施例形成接触级电介质层和接触过孔结构之后的第一示例性半导体结构的第五变体的垂直截面图。[0025]图13是根据本公开第二实施例的包括finFET(鳍式场效应晶体管)的第二示例性半导体结构的垂直截面图，该finFET具有包括分层的栅极电介质叠层的栅极电介质。[0026]图13A是根据本公开第二实施例的包括finFET的第二示例性半导体结构的变体的垂直截面图，该finFET具有包括分层的栅极电介质叠层的栅极电介质。[0027]图14是根据本公开第三实施例的包括平面场效应晶体管的第三示例性半导体结构的垂直截面图，该平面化场效应晶体管具有包括分层的栅极电介质叠层的栅极电介质，所述分层的栅极电介质叠层是通过不使用一次性栅极结构的先栅极(gate-first)集成方案形成的。[0028]图14A是根据本公开第三实施例的包括finFET的第三示例性半导体结构的变体的垂直截面图，该finFET具有包括分层的栅极电介质叠层的栅极电介质，所述分层的栅极电介质叠层是通过不使用一次性栅极结构的先栅极(gate-first)集成方案形成的。【具体实施方式】[0029]如上所述，本公开涉及半导体器件，特别地涉及具有分层的栅极电介质叠层的半导体结构，所述分层的栅极电介质叠层包括两个原子界面，这两个原子界面在栅极电介质的带隙结构中提供不连续性，现在将参考附图进行详细说明。在此提到的和在附图中示例的相似和相应的要素由相似的参考标号表示。附图未必是按比例绘制的。[0030]参考图1，根据本公开第一实施例的第一示例性半导体结构包括半导体衬底8，在其上随后形成场效应晶体管的各种组件。半导体衬底8可以是整个包含体半导体材料的体(bulk)衬底，或者是含有顶部半导体层、位于顶部半导体层下方的掩埋绝缘体层以及位于掩埋绝缘体层下方的底部半导体层的绝缘体上半导体(SOI)衬底(未示出)。[0031]半导体衬底8中的各个部分的半导体材料可以被掺杂有不同的掺杂剂浓度水平的η型或P型的电气掺杂剂。例如，半导体衬底8可包括下伏的半导体层10和具有与下伏的半导体层10的掺杂不同的掺杂的有源区12。有源区12可以是掺杂的阱。或者，有源区12可以是SOI衬底的覆盖掩埋绝缘体层的顶部半导体层的一部分。[0032]可形成浅沟槽隔离结构20以将有源区12从其他半导体区域(未示出)横向分隔，其他半导体器件随后在所述其他半导体区域中形成。如果半导体衬底8是SOI衬底，则浅沟槽隔离结构20可延伸到掩埋绝缘体层的顶表面。浅沟槽隔离结构的最顶表面可以与有源区12的最顶表面基本上共面、或者在有源区12的最顶表面上方突出、或者在有源区12的最顶表面下方凹陷。[0033]—次性栅极级层被沉积在半导体衬底8上作为毪覆层(blanketlayer),即，未被构图的连续层。一次性栅极级层可包括例如一次性栅极电介质层23L、一次性栅极材料层27L和一次性栅极帽盖(cap)电介质层29L的垂直叠层。一次性栅极电介质层23L可以是例如氧化硅层、氮化硅层或氧氮化硅层。一次性栅极电介质层23L的厚度可以为从Inm到10nm，但也可采用更小或更大的厚度。一次性栅极材料层27L包括可随后对随后形成的平面化电介质层的电介质材料有选择性地被去除的材料。例如，一次性栅极材料层27L可包括半导体材料，例如多晶半导体材料或非晶半导体材料。一次性栅极材料层27L的厚度可以为从30nm到300nm，但也可采用更小或更大的厚度。一次性栅极帽盖电介质层29L可包括电介质材料，例如氧化硅、氮化硅或氧氮化硅。一次性栅极帽盖电介质层29L的厚度可以是3nm到30nm，但也可采用更小和更大的厚度。尽管以包括一次性栅极电介质层23L、一次性栅极材料层27L以及一次性栅极帽盖电介质层23L的垂直叠层的一次性栅极级层示例了本公开，但如果一次性栅极级层中的材料可以对随后形成的平面化电介质层有选择性地被去除，则也可采用任何其他的一次性栅极级层。[0034]参考图2，一次性栅极级层(29L、27L、23L)被光刻构图以形成一次性栅极结构。特别地，光致抗蚀剂(未示出)被施加在一次性栅极级层(29L、27L、23L)的最顶表面上，且通过光刻曝光和显影而被光刻构图。通过蚀刻将光致抗蚀剂中的图形转移到一次性栅极级层(29L、27L、23L)中，所述蚀刻可以是各向异性蚀刻，例如反应离子蚀刻。图形转移之后的一次性栅极级层(29L、27L、23L)的剩余部分构成具有垂直地一致的(coincident)侧壁的一次性栅极结构。[0035]该一次性栅极结构是一次性栅极电介质部分23、一次性栅极材料部分27以及一次性栅极帽盖部分29的叠层。一次性栅极帽盖部分29是一次性栅极帽盖电介质层29L的剩余部分。一次性栅极材料部分27是一次性栅极材料层27L的剩余部分。一次性栅极电介质部分23是一次性栅极电介质层23L的剩余部分。[0036]可使用离子注入来形成源极扩展区14S和漏极扩展区14D。一次性栅极结构(23、27、29)被用作自对准的注入掩模。可选地，注入掩模(未示出)可被用来遮挡其中形成其他半导体器件的其他区域(未示出)。如在此使用的，“源极/漏极扩展区”统指源极扩展区和漏极扩展区。[0037]参考图3，例如，通过沉积保形的电介质材料层和各向异性蚀刻，在一次性栅极结构(23、27、29)的侧壁上形成栅极间隔物42。栅极间隔物42包括电介质材料，例如氧化硅、氮化硅和氧氮化硅。[0038]参考图4，使用一次性栅极结构(23、27、29)和栅极间隔物42作为注入掩模，可将掺杂剂离子注入到有源区12的某些部分中以形成源极区16S和漏极区16D。或者，有源区12的部分可从浅沟槽隔离结构20与栅极间隔物42的外侧壁之间的区域被去除，并用产生应力的掺杂的半导体材料取代以形成源极区16S和漏极区16D。例如，如果有源区12包括娃，贝1J产生应力的掺杂的半导体材料可以为掺杂的娃碳合金或掺杂的娃锗合金。[0039]参考图5，例如通过金属层(未示出)的沉积和退火，可分别在源极区16S和漏极区16D的物理暴露的半导体表面上可选地形成源极侧金属半导体合金部分46S和漏极侧金属半导体合金部分46D。对金属层的反应部分有选择性地去除金属层的未反应部分。金属层的反应部分构成金属半导体合金部分(46S、46D)，如果源极区16S和漏极区16D的半导体材料包括硅，则金属半导体合金部分(46S、46D)可包括金属硅化物部分。可选地，至少一个产生应力的电介质衬里(liner)(未示出)可被沉积在金属半导体合金部分(46S、46D)、一次性栅极结构(23、27、29)和栅极间隔物42之上。[0040]平面化电介质层40被沉积在一次性栅极结构(23、27、29)、栅极间隔物42、源极区和漏极区(16S、16D)以及如果存在,可选的金属半导体合金部分(46S、46D)和/或可选的至少一个产生应力的电介质衬里之上。在一个实施例中，平面化电介质层40是容易地被平面化的电介质材料。例如，平面化电介质层40可以是掺杂的硅酸盐玻璃或未掺杂的硅酸盐玻璃(氧化硅)。[0041]通过平面化从一次性栅极结构(23、27、29)的最顶表面上方，即，从一次性栅极帽盖部分29的最顶表面上方，去除平面化电介质层40和任何下伏的产生应力的电介质衬里(如果存在)。可由例如化学机械平面化来执行该平面化。平面化电介质层40的平面最顶表面在此被称为平面电介质表面43。在平面化后，一次性栅极帽盖部分29的最顶表面可以与平面电介质表面43共面。[0042]参考图6，通过至少一个蚀刻去除一次性栅极结构(23、27、29)。例如可通过可包括各向异性蚀刻、各向同性蚀刻或其组合的至少一个蚀刻，去除一次性栅极结构(23、27、29)。所述至少一个蚀刻可包括干法蚀刻和/或湿法蚀刻。用于去除一次性栅极结构(23、27,29)的所述至少一个蚀刻可以是对平面化电介质层40的电介质材料有选择性的。[0043]在从其中去除了一次性栅极结构(23、27、29)的体积(volume)中形成栅极腔59。半导体衬底8的半导体表面(即，有源区12的顶表面)被暴露在栅极腔59的底部。栅极腔59被平面化电介质层40侧向(laterally)包围，即，栅极间隔物42侧向地包围栅极腔59。栅极间隔物42的内侧壁可为基本上垂直的，并从有源区12的顶表面延伸到平面的电介质表面43,即,平面化电介质层40的最顶表面。[0044]参考图7，半导体衬底8的半导体表面的暴露部分可被转变为电介质材料层。例如，通过将暴露的半导体材料转变为电介质材料，可在有源区12的暴露表面上形成界面电介质52。通过将半导体衬底8的半导体材料的表面部分(即，有源区12的表面部分)转变为包含氧和氮中的至少一者以及半导体材料的电介质材料，可形成界面电介质52。界面电介质52是含有半导体元素的电介质材料，且可通过热转变或等离子体处理实现界面电介质52的形成。如果有源区12的半导体材料包括硅，则界面电介质52可包括氧化硅或氮化硅。界面电介质52与下面的半导体表面以及随后将被沉积在其上的栅极电介质层接触。界面电介质52的厚度可以为从0.3nm到2nm,但也可采用更小和更大的厚度。[0045]在半导体衬底8上沉积包含第一高介电常数(高k)电介质材料的第一高k栅极电介质层54L。第一高k栅极电介质层54L被直接沉积在界面电介质52的顶表面上、栅极间隔物42的垂直内侧壁上以及平面化电介质层40的平面电介质表面43上(见图6)。因此，第一高k栅极电介质层54L被沉积在栅极腔59内以及平面化电介质层40之上。栅极间隔物42与第一高k栅极电介质层54L的外侧壁接触。[0046]第一高k栅极电介质层54可包含介电的金属氧化物，其是含有金属和氧的高k材料，且作为高k电介质材料而在本领域中已知。第一高k电介质材料可通过本领域已知的方法沉积，这些方法包括例如化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、原子层沉积(ALD)等。可被用于第一高k电介质材料的示例性材料包括Hf02、ZrO2,HfOxNy>ZrOxNy及其合金，其中x的每个值独立地为0.5到3，且y的每个值独立地为O到2。第一高k栅极电介质层54L可被形成为连续层，即，其中没有原子级的孔的层。在一个实施例中，第一高k栅极电介质层54L可被形成为基本上保形层(conformallayer)。第一高k栅极电介质层54L的在水平部分测量的厚度可以是0.3nm到3nm,但也可采用更小和更大的厚度。在一个实施例中,第一高k栅极电介质层54L的厚度可以是从0.4nm到lnm。第一高k栅极电介质层54L可具有0.5nm量级或更小的有效氧化物厚度。在一个实施例中，第一高k栅极电介质层54L是氧化铪(HfO2)层。[0047]在一个实施例中，第一高k电介质材料不是在与界面电介质材料层接触时会引起不想要的阈值电压漂移或界面介质层增厚的电介质材料。在特定场景中可引起这样的效果的示例性电介质材料包括La203、A1203、TiO2及其组合。[0048]参考图8，直接在第一高k栅极电介质层54L上沉积包含带隙干扰电介质材料的带隙干扰电介质层56L。如在此使用的，带隙干扰电介质材料是指具有与下伏的电介质材料(例如第一高k电介质材料)的带隙不同的带隙的电介质材料，由此干扰下伏的电介质材料与带隙干扰电介质材料之间的界面处的带隙结构。带隙干扰电介质层56L被沉积在栅极腔59内以及第一高k栅极电介质层54L之上。[0049]在一个实施例中，可通过基本上保形地沉积选自La203、A1203、TiO2,La20uNv、Al2OuNv,TiOuNv及其合金的电介质材料而形成带隙干扰电介质层56L，其中u的每个值独立地为0.5到3，且V的每个值独立地为O到2。可以使用诸如化学气相沉积(CVD)、液态源雾化化学沉积(LSMCD)、原子层沉积(ALD)等的方法来沉积带隙干扰电介质层56L的电介质材料。带隙干扰电介质层56L的电介质材料的沉积温度和后处理温度被维持为低于下述温度，以便抑制第一高k栅极电介质层54L与带隙干扰电介质层56L的材料之间的互扩散:当高于该温度时，发生可检测(detectable)水平的原子间扩散。[0050]在另一个实施例中，可通过基本上保形地将选自La、Al和Ti的至少一种金属沉积在带隙干扰电介质层56L的物理暴露的表面上并随后通过氧化和可选的氮化将该至少一种金属转变为电介质材料而形成带隙干扰电介质层56L的电介质材料,所述氧化和可选的氮化可通过在升高的温度下将所沉积的至少一种金属的表面暴露到氧化环境以及可选地氮化环境而实现。可使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等的方法而沉积所述至少一种金属。所述至少一种金属的沉积温度以及氧化和/或氮化温度以及后处理温度被维持为低于700摄氏度，以便抑制第一高k栅极电介质层54L与带隙干扰电介质层56L的材料之间的互扩散。[0051]因此，通过将带隙干扰电介质层形成为单个连续层的基本上保形的沉积方法，可形成带隙干扰电介质层56L。带隙干扰电介质层56L包括电介质材料的至少一个原子层。在一个实施例中，带隙干扰电介质层56L的在水平部分处测量的厚度可以是从0.3nm到3nm。在一个实施例中，带隙干扰电介质层56L的厚度可以是从0.4nm到lnm。带隙干扰电介质层56L可具有0.5nm量级或更小的有效氧化物厚度。在一个实施例中，带隙干扰电介质层56L的电介质材料是La203、Al2O3和TiO2中的一种。[0052]带隙干扰电介质层56L的电介质材料或者形成带隙干扰电介质层56L的至少一种金属的沉积温度被维持为低于下述温度，以便抑制第一高k栅极电介质层54L与带隙干扰电介质层56L的材料之间的互扩散:当高于该温度时，发生可检测水平的原子间扩散。下述温度低于800摄氏度且典型地在700摄氏度到800摄氏度的范围内:高于该温度时，跨过第一高k栅极电介质层54L与带隙干扰电介质层56L之间的界面而发生原子间扩散。因此，在带隙干扰电介质层56L和第一高k栅极电介质层54L之间形成第一原子界面。如在此使用的，“原子界面”指在第一材料的第一连续原子层与第二材料的第二连续原子层之间以原子级别(atanatomiclevel)限定的界面。因此,第一高k栅极电介质层54L的第一高k电介质材料不会跨过第一原子界面而突出到带隙干扰电介质层56中，且带隙干扰电介质层56的带隙干扰电介质材料不会跨过第一原子界面而突出到第一高k栅极电介质层54L中。因此，该第一原子界面在原子级别上是平面的。[0053]参考图8A，根据第一实施例的变体，带隙干扰电介质层56L可被形成为两个分离的(disjoined)水平部分,其包括在平面化电介质层40的顶表面上形成的顶部和在第一高k介电栅极电介质层54L的水平部分的顶表面上形成的底部。在该变体中，带隙干扰电介质层56L是通过各向异性沉积法形成的，该各向异性沉积法将带隙干扰电介质层56L沉积在水平表面上，而不会将带隙干扰电介质层56L沉积在诸如第一高k介电栅极电介质层54L的侧壁的垂直表面上。[0054]在一个实施例中，可通过各向异性地沉积选自La203、A1203、TiO2,La2OuNv>Al2OuNv,TiOuNv及其合金的电介质材料而形成带隙干扰电介质层56L，其中u的每个值独立地为0.5到3，且V的每个值独立地为O到2。可使用诸如物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)等的方法来沉积带隙干扰电介质层56L的电介质材料。带隙干扰电介质层56L的电介质材料的沉积温度被维持为低于下述温度，以便抑制第一高k栅极电介质层54L与带隙干扰电介质层56L的材料之间的互扩散:当高于该温度时，发生可检测水平的原子间扩散。[0055]在另一个实施例中，可通过将选自La、Al和Ti的至少一种金属各向异性地沉积在第一高k栅极电介质层54L的物理暴露的表面上且随后通过氧化和可选的氮化将所述至少一种金属转变为电介质材料而形成带隙干扰电介质层56L的电介质材料,其中氧化和可选的氮化可通过在升高的温度下将所沉积的至少一种金属的表面暴露到氧化环境和可选的氮化环境而实现。可以使用诸如准直的物理气相沉积(PVD)的方法沉积所述至少一种金属。[0056]因此，可通过非保形的沉积方法来形成带隙干扰电介质层56L，该非保形的沉积方法将带隙干扰电介质层56L形成为至少两个分离的部分，所述分离的部分包括覆盖平面化电介质层40的上部和位于平面化电介质层40的顶表面下方的下部。所述至少一种金属的沉积温度以及氧化和/或氮化温度被维持为低于下述温度，以便抑制第一高k栅极电介质层54L与带隙干扰电介质层56L的材料之间的互扩散:当高于该温度时，发生可检测水平的原子间扩散。因此，第一高k栅极电介质层54L的第一高k电介质材料不会跨过第一原子界面而突出到带隙干扰电介质层56L中，且带隙干扰电介质层56的带隙干扰电介质材料不会跨过第一原子界面而突入到第一高k栅极电介质层54L中。[0057]参考图9，在带隙干扰电介质层56L的所有物理暴露的表面上形成第二高k栅极电介质层58L。第二高k栅极电介质层58L包含第二高k电介质材料，该第二高k电介质材料具有与带隙干扰电介质层56L的带隙干扰电介质材料不同的带隙。第二高k栅极电介质层58L被沉积在栅极腔59内以及平面化电介质层40之上。[0058]如果带隙干扰电介质层56L是如图8所示的基本上保形的层，则第二高k栅极电介质层58L直接在带隙干扰电介质层56L的水平顶表面和内部垂直表面上形成。如果带隙干扰电介质层56L如图8A所示仅包括水平部分而不包括任何垂直部分，则第二高k栅极电介质层58L直接在带隙干扰电介质层56L的水平顶表面上以及第一高k栅极电介质层54L的内侧壁的物理暴露部分上形成。[0059]在一个实施例中，第二高k电介质材料与第一高k电介质材料相同。在这种情况下，用来形成第一高k栅极电介质层54L的任何沉积方法可被用来形成第二高k栅极电介质层58L。第二高k栅极电介质层58L的在水平部分处测量的厚度可以是从0.3nm到3nm。在一个实施例中，第二高k栅极电介质层58L的厚度可以是从0.4nm到lnm。第二高k栅极电介质层58L可具有0.5nm量级或更小的有效氧化物厚度。在一个实施例中，第一和第二高k栅极电介质层(54L、58L)可以是氧化铪(HfO2)层。[0060]在另一个实施例中，第二高k电介质材料在组成上可与第一高k电介质材料不同。可通过沉积具有与第一高k电介质材料的组成不同的组成的材料而形成第二高k栅极电介质层58L。如果第二高k电介质材料的组成与第一高k电介质材料的组成不同，则第二高k电介质材料可选自HfOyZrOyHfOpNtpZrOpNq及其合金，其中p的每个值独立地为0.5到3，且q的每个值独立地为O到2。[0061]可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、原子层沉积(ALD)等的方法来沉积第二高k电介质材料。第二高k栅极电介质层58L可被形成为连续的层，S卩，其中没有原子级的孔的层。在一个实施例中，第二高k栅极电介质层58L可被形成为基本保形的层。第二高k栅极电介质层58L的在水平部分处测量的厚度可以为从0.3nm到3nm。在一个实施例中，第二高k栅极电介质层54L的厚度可以为从0.4nm到lnm。第二高k栅极电介质层58L可以具有0.5nm量级或更小的有效氧化物厚度。在一个实施例中，第二高k栅极电介质层58L可以是氧化锆(ZrO2)层。[0062]第二高k栅极电介质层58L的沉积温度被维持为低于下述温度，以便抑制第二高k栅极电介质层58L与带隙干扰电介质层56L的材料之间的互扩散:当高于该温度时，跨过第二高k栅极电介质层58L和带隙干扰电介质层56L之间的界面发生可检测水平的原子间扩散。下述温度低于800摄氏度且典型地在700摄氏度到800摄氏度的范围内:高于该温度时，跨过第一高k栅极电介质层54L与带隙干扰电介质层56L之间的界面而发生可检测水平的原子间扩散。因此，在带隙干扰电介质层56L和第二高k栅极电介质层58L之间形成第二原子界面。第二原子界面可以包括如图9所示的水平部分和一对垂直部分，或者如果采用图8A所示的变体，可以由水平部分构成。于是，第二高k栅极电介质层58L的第二高k电介质材料不会跨过第二原子界面而突出到带隙干扰电介质层56中，并且带隙干扰电介质层56L的带隙干扰电介质材料不会跨过第二原子界面而突出到第二高k栅极电介质层58L中。由此，第一原子界面和第二原子界面在原子级上是平面的。[0063]带隙干扰电介质层56L和第一高k栅极电介质层54L之间的第一原子界面通过带隙干扰电介质层56L的电介质材料的至少一个连续原子层而与带隙干扰电介质层56L和第二高k栅极电介质层58L之间的第二原子界面分隔开。[0064]参考图10，直接在第二高k电介质层58L上以及栅极腔59内形成功函数材料层62L。功函数材料层62L包含金属材料，所述金属材料调整要形成的场效应晶体管的栅极电极的功函数。功函数材料层62L可以是P型功函数材料层或η型功函数材料层。如这里所使用的，“P型功函数材料”是指这样的材料:该材料具有在硅的价带能级和硅的中间带隙能级之间的功函数，所述中间带隙能级即为与娃的价带能级和导带能级相等地分隔的能级。如这里所使用的，“η型功函数材料”是指这样的材料:该材料具有在硅的导带能级和硅的中间带隙能级之间的功函数。[0065]在一个实施例中，功函数材料层62L可以包括选自Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合的至少一种金属。[0066]例如，可以通过物理气相沉积(PVD)、原子层沉积(ALD)或化学气相沉积(CVD)来沉积功函数材料层62L。在栅极腔59的底部处的功函数材料层62L的水平部分的厚度可以为从2.5nm到IOnm,但也可采用更小或更大的厚度。[0067]随后，直接在功函数材料层62L上以及栅极腔59内形成导电材料层64L，该栅极腔59被导电材料层64L的材料填充。导电材料层64L可以包括金属。可以通过物理气相沉积、原子层沉积(ALD)或化学气相沉积来沉积导电材料层64L。例如，导电材料层64L可以是通过物理气相沉积来沉积的铝层或铝合金层，或者是通过化学气相沉积来沉积的钨层或钨合金层。在平面化电介质层40的顶表面上方的导电材料层64L的平面区域中测量的导电材料层64L的厚度可以为从IOOnm到500nm，但也可采用更小或更大的厚度。在一个实施例中，导电材料层64L可以包括选自Al、W、Co和Cu的至少一种材料。此外,导电材料层64L可以实质上由诸如Al、W、Co或Cu的单种元素金属构成。导电材料层64L可以实质上由铝构成。可以在这样的温度下对导电材料层64L进行回流:该温度低于引起跨过第一原子界面或第二原子界面扩散的温度。在第二原子界面形成之后的任何热处理都在这样的温度下进行:该温度低于引起跨过第一原子界面或第二原子界面扩散的温度。[0068]参考图11，形成分层的栅极电介质叠层和栅极电极。如这里所使用的，“分层的”部件是指这样的部件:该部件包括至少一对子部件，在这对子部件之间具有原子界面。分层的栅极电介质叠层是通过对如下叠层进行构图来形成的:该叠层包括界面电介质52、第一高k栅极电介质层54L、带隙干扰电介质层56L和第二高k栅极电介质层58L。通过对导电材料层64L和功函数材料层62L的叠层进行构图来形成栅极电极。[0069]在一个实施例中，通过平面化，可以同时进行如下:通过对包括界面电介质52、第一高k栅极电介质层54L、带隙干扰电介质层56L和第二高k栅极电介质层58L的叠层进行构图而形成分层的栅极电介质叠层，以及通过对导电材料层64L和功函数材料层62L的叠层进行构图而形成栅极电极。在一个实施例中，例如通过化学机械平面化来对导电材料层64L、功函数材料层62L、第二高k栅极电介质层58L、带隙干扰电介质层56L和第一高k栅极电介质层54L进行平面化，从而形成分层的栅极电介质叠层。特别地，在平面化步骤期间，可以从平面化电介质层40的平面电介质表面43上方去除导电材料层64L、功函数材料层62L、第二高k栅极电介质层58L、带隙干扰电介质层56L和第一高k栅极电介质层54L的部分。[0070]第一高k栅极电介质层54L的剩余部分构成第一高k栅极电介质54，带隙干扰电介质层56L的剩余部分构成带隙干扰栅极电介质56,且第二高k栅极电介质层58L的剩余部分构成第二高k栅极电介质58。分层的栅极电介质叠层包括界面电介质52、第一高k栅极电介质54、带隙干扰栅极电介质56和第二高k栅极电介质58。因此，分层的栅极电介质叠层50包括:界面电介质52;第一高介电常数(高k)栅极电介质64，其包含第一高k电介质材料并位于半导体衬底8上；带隙干扰电介质56，其包含具有与第一高k栅极电介质不同的带隙的电介质材料；以及第二高k栅极电介质58，其包含具有与带隙干扰电介质不同的带隙的第二高k电介质材料。分层的栅极电介质叠层50是第一示例性结构中的场效应晶体管的栅极电介质。带隙干扰电介质56包括水平部分和垂直部分，且整体具有基本相同的厚度，即，在分析仪器的测量限度内相同的厚度。[0071]功函数材料层62L的剩余部分构成功函数材料部分62，且导电材料层64L的剩余部分构成导电材料部分64。功函数材料部分64和导电材料部分64构成栅极电极60，栅极电极60是在第一示例性结构中的场效应晶体管的栅极电极。功函数材料部分62被嵌入在第二高k电介质58内，且导电材料部分64被嵌入在功函数材料部分62内。[0072]在分层的栅极电介质叠层50的形成期间，直到第一示例性半导体结构的制造过程结束，即，至少直到至少场效应晶体管被并入功能半导体芯片中，第一高k栅极电介质54的第一高k电介质材料被保持为基本上不含有带隙干扰电介质56的电介质材料。如这里所使用的，如果不能通过本领域已知的分析仪器检测到第二材料，则第一材料基本上不含有第二材料。例如，如果杂质水平低于IOOp.p.m(百万分率),则不能检测到在厚度小于6nm的高k电介质材料层中嵌入的杂质高k电介质材料。[0073]此外，在分层的栅极电介质叠层50的形成期间，直到第一示例性半导体结构的制造过程结束，即，至少直到场效应晶体管被并入到功能半导体芯片中，第二高k栅极电介质58的第二高k电介质材料被保持为基本上不含有带隙干扰电介质56的电介质材料。[0074]另外，在分层的栅极电介质叠层50的形成期间，直到第一示例性半导体结构的制造过程结束，即，至少直到场效应晶体管被并入到功能半导体芯片中，带隙干扰电介质56的带隙干扰电介质材料被保持为基本上不含有第一高k电介质材料和第二高k电介质材料。[0075]因此，在分层的栅极电介质叠层50的形成期间，直到第一示例性半导体结构的制造过程结束，即，至少直到场效应晶体管被并入到功能半导体芯片中，带隙干扰电介质56和第一高k栅极电介质之间的第一原子界面通过分层的栅极电介质叠层50内的带隙干扰电介质56的电介质材料的至少一个连续的原子层而与带隙干扰电介质56和第二高k栅极电介质58之间的第二原子界面分隔开。可以通过将分层的栅极电介质叠层50维持在引起跨过第一原子界面或第二原子界面的材料的可检测的互扩散的温度以下，至少直到所述场效应晶体管被并入到功能半导体芯片中，可以实现第一高k栅极电介质54、带隙干扰电介质56和第二高k栅极电介质58中的每一者保持为没有跨过第一和第二原子界面的扩散。[0076]分层的栅极电介质叠层50向场效应晶体管的栅极电极60的功函数提供了与假想的栅极电介质叠层相同的漂移，该假想的栅极电介质叠层是通过从分层的栅极电介质叠层50省略带隙干扰电介质56而得到的。换句话说，分层的栅极电介质叠层50向场效应晶体管的栅极电极60的功函数提供了与假想的栅极电介质叠层相同的漂移，该假想的栅极电介质叠层从下到上由界面电介质52、第一高k栅极电介质54和第二高k栅极电介质58形成。[0077]在一个实施例中，第一高k栅极电介质54可以是具有水平部分和一对垂直部分的U形第一高k栅极电介质，带隙干扰电介质56可以是具有水平部分和一对垂直部分的U形带隙干扰电介质，且第二高k栅极电介质56可以是具有水平部分和一对垂直部分的U形第二高k栅极电介质。U形第一高k栅极电介质、U形带隙干扰电介质、以及U形第二高k栅极电介质的最顶表面可以位于同一水平平面内，该水平平面与平面化电介质层40的平面电介质表面43共面。[0078]在一个实施例中，如图11所示，第一原子界面和第二原子界面中的每一者可以包括水平原子界面部分和互相平行的一对垂直原子界面部分。[0079]参考图12，在平面化电介质层40上沉积接触级电介质层70。例如，可以通过光刻构图和各向异性蚀刻的组合形成接触过孔腔，随后通过金属沉积和从接触级电介质层70上方去除金属的多余部分的平面化，形成各种接触过孔结构。各种接触过孔结构可以包括例如与源极侧金属半导体合金部分46S接触的源极接触过孔结构74S、与漏极侧金属半导体合金部分46D接触的漏极接触过孔结构74D、以及与电极60接触的栅极接触过孔结构74G。在图12的第一示例性结构中，半导体衬底8是体半导体衬底，且场效应晶体管是平面场效应晶体管。[0080]参考图12A，示出了与图12对应的处理步骤中的第一示例性半导体结构的第一变体。在该实施例中，第一原子界面和第二原子界面中的每一者可以包括水平原子界面部分且不包括任何垂直原子界面部分。在与图9对应的处理步骤中，第二高k栅极电介质层58L的垂直部分被直接沉积在第一高k栅极电介质层54L的侧壁上。第一高k栅极电介质层54L的内侧壁与第二高k栅极电介质层58L的外侧壁物理接触。带隙干扰电介质56是整体具有相同厚度的平面层。第二高k栅极电介质58的垂直部分接触第一高k栅极电介质54的侧壁。在图12A的第一示例性结构的第一变体中，半导体衬底8是体半导体衬底，且场效应晶体管是平面场效应晶体管。[0081]参考图12B，示出了与图12对应的处理步骤中的第一示例性半导体结构的第二变体。通过使用绝缘体上半导体衬底8’，可以从第一半导体结构得到第一示例性半导体结构的第二变体，该绝缘体上半导体衬底8’包括处理衬底110、掩埋的绝缘体层112和顶部半导体层的叠层，在该顶部半导体层中形成了浅沟槽隔离结构20、源极区16S、漏极区16D、源极扩展区14S、漏极扩展区14D以及体区12’，该体区是有源区的剩余部分。在图12B的第二示例性结构的第二变体中，半导体衬底8’是绝缘体上半导体衬底，且场效应晶体管是平面场效应晶体管。[0082]参考图12C，示出了与图12A对应的处理步骤中的第一示例性半导体结构的第三变体。通过使用绝缘体上半导体衬底8’，可以从第一半导体结构的第一变体得到第一示例性半导体结构的第三变体，该绝缘体上半导体衬底8’包括处理衬底110、掩埋的绝缘体层112和顶部半导体层的叠层，在该顶部半导体层中形成了浅沟槽隔离结构20、源极区16S、漏极区16D、源极扩展区14S、漏极扩展区14D以及体区12’，该体区是有源区的剩余部分。在图12C的第二示例性结构的第三变体中，半导体衬底8，是绝缘体上半导体衬底，且场效应晶体管是平面场效应晶体管[0083]参考图12D，示出了与图12对应的处理步骤中的第一示例性半导体结构的第四变体。通过在沉积第二高k栅极电介质层58L之后且在沉积功函数材料层62L之前沉积包含另一高k电介质材料的额外的高k栅极电介质层，可以从第一半导体结构或通过第一、第二或第三变体来得到第一示例性半导体结构的第四变体。该额外的高k栅极电介质层的剩余部分构成额外的高k栅极电介质59,其存在于第二高k栅极电介质58和功函数材料部分62之间。该额外的高k栅极电介质的材料与第二高k栅极电介质58的材料不同，且可以是可被用于第一高k栅极电介质54或带隙干扰电介质56的任意材料。该额外的高k栅极电介质的材料可以选自La203、A1203、TiO2,HfO2,ZrO2,La2OsNt、Al2OsNt、TiOsNt、HfOsNt、ZrOsNt及其合金，其中，s的每个值独立地为0.5到3，且t的每个值独立地为O到2。该额外的高k栅极电介质59的在水平部分处测量的厚度可以为从0.3nm到3nm，但也可以使用更小和更大的厚度。在一个实施例中，该额外的高k栅极电介质59的厚度可以为从0.4nm到lnm。额外的高k栅极电介质59可以具有0.5nm量级或更小的有效氧化物厚度。[0084]参考图12E，示出了与图12对应的处理步骤中的第一示例性半导体结构的第五变体。通过在形成界面电介质52之后且在沉积第一高k栅极电介质层58L之前沉积包含另一高k电介质材料的额外的高k栅极电介质层，可以从第一半导体结构或通过其第一、第二或第三变体来得到第一示例性半导体结构的第五变体。该额外的高k栅极电介质层的剩余部分构成额外的高k栅极电介质53,其存在于界面电介质52与第一高k栅极电介质54之间。如果该额外的高k栅极电介质的材料不同于第一高k栅极电介质54的材料，则该额外的高k栅极电介质的材料可以是可被用于第一高k栅极电介质54或带隙干扰电介质56的任意材料。该额外的高k栅极电介质的材料可以选自La203、Al203、Ti02、Hf02、Zr02、La20s，Nt，、Al2Os’Nt,、TiOs,Nt,、HfOs,Nt,、ZrOs,Nt,及其合金，其中，s’的每个值独不是0.5到3，且t’的每个值独立地为O到2。该额外的高k栅极电介质53的在水平部分处测量的厚度可以为从0.3nm到3nm,但也可采用更小或更大的厚度。在一个实施例中，该额外的高k栅极电介质53的厚度可以为从0.4nm到lnm。该额外的高k栅极电介质53可以具有0.5nm量级或更小的有氧化物厚度。[0085]参考图13，根据本公开的第二实施例示出了包含finFET的第二示例性半导体结构，该finFET具有包含分层的栅极电介质叠层的栅极电介质50。包含处理衬底110、掩埋的绝缘体层112和顶部半导体层的绝缘体上半导体(SOI)衬底可以被用于在衬底8’上形成半导体鳍9，该衬底8，包括处理衬底110和掩埋的绝缘体层112的叠层。在形成骑跨在半导体鳍9之上的一次性栅极结构之前，可以在半导体鳍9内形成体区12’、源极扩展区14S、漏极扩展区14D。在第二示例性半导体结构中，在处理衬底110和掩埋的绝缘体层112的从下到上的叠层上形成的半导体鳍9构成半导体衬底。[0086]将平面结构替换为鳍结构来执行图1-7、图8和8A中的一者、图9-11以及图12和12A中的一者的处理步骤，以提供图13的第二示例性结构。图13的第二示例性结构示出了:半导体鳍9包括体区12’、源极扩展区14S、漏极扩展区14D、源极区16S和漏极区16D。作为替换栅极电极的栅极电极60骑跨在半导体鳍9的中间部分之上。[0087]参考图13A，根据本公开的第二实施例示出了包含finFET的第二示例性半导体结构的变体，该finFET具有包含分层的栅极电介质叠层的栅极电介质50。体半导体衬底的上部可被掺杂，以形成有源区和下伏的半导体层10。有源区的上部被构图以形成半导体鳍9。通过沉积电介质材料并使该电介质材料垂直地凹陷，在半导体鳍9周围形成浅沟槽隔离结构20。在形成骑跨在半导体鳍9之上的一次性栅极结构之前，可以在半导体鳍9内形成体区12’、源极扩展区14S、漏极扩展区14D。半导体衬底包括在体半导体衬底上形成的半导体鳍9，该体半导体衬底包括下伏的半导体层110和体区12’的下部，该体区12’的下部位于源极区16S和漏极区16D的底表面的平面之下。[0088]将平面结构替换为鳍结构来执行图1-7、图8和8A中的一者、图9-11以及图12和12A中的一者的处理步骤，以提供图13A的第二示例性结构的变体。图13A的第二示例性结构的变体示出了:半导体鳍9包括体区12’、源极扩展区14S、漏极扩展区14D、源极区16S和漏极区16D。作为替换栅极电极的栅极电极60骑跨在半导体鳍9的中间部分之上。[0089]参考图14，示出了根据本公开的第三实施例的第三示例性半导体结构。在第三示例性半导体结构中，在形成界面电介质层之后，第一高k栅极电介质层54L、带隙干扰电介质层56L、第二高k栅极电介质层58L、功函数材料层62L和导电材料层64L、功函数材料层以及导电材料层64L中的每一者在低于下述温度的温度下被沉积为平面层:在高于该温度时，跨过第一原子界面或跨过第二原子界面发生可检测水平的原子间扩散，以代替图1所示的一次性栅极级层(23L、27L、29L)的沉积。下述温度低于800摄氏度且典型地在700摄氏度到800摄氏度的范围内:高于该温度时，跨过第一原子界面或跨过第二原子界面发生原子间扩散。[0090]第一高k栅极电介质层54L、带隙干扰电介质层56L和第二高k栅极电介质层58L中的每一者被沉积为平面层，其具有在整个半导体衬底8之上延伸的平面表面。界面电介质层、第一高k栅极电介质层54L、带隙干扰电介质层56L、第二高k栅极电介质层58L、功函数材料层62L和导电材料层64L、功函数材料层和导电材料层64L的叠层被光刻构图，以形成分层的栅极电介质叠层50和栅极电极60。随后形成栅极间隔物42和平面化电介质层40。栅极间隔物42与第一高k栅极电介质54、带隙干扰电介质56和第二高k电介质58中的每一者的侧壁接触。第一高k栅极电介质54、带隙干扰电介质56和第二高k栅极电介质58中的每一者需要被保持为没有跨过第一和第二原子界面的扩散，这可以通过至少直到至少所述场效应晶体管被并入到功能半导体芯片中为止将分层的栅极电介质叠层50维持为低于下述温度来实现:该温度引起跨过第一原子界面或第二原子界面的材料的可检测的互扩散。应注意，目前已知的先栅极加工方案与将栅极叠层的温度保持为低于800摄氏度的要求不相容，这是因为在向源极区和漏极区中提供掺杂剂的离子注入之后对源极区和漏极区中的掺杂剂的激活需要在至少900摄氏度的温度下的退火。但是，本文中预期当且仅当至少直到至少场效应晶体管被并入到功能半导体芯片中为止第三示例性半导体结构的温度可被保持为低于下述温度时，第三半导体结构可被提供作为具有如上所述的分层的栅极电介质叠层50的操作的器件:高于该温度时，跨过第一原子界面或跨过第二原子界面发生可检测水平的原子间扩散。[0091]参考图14A，根据本公开的第二实施例示出了包含finFET的第三示例性半导体结构的变体，该finFET具有包含分层的栅极电介质叠层的栅极电介质50。包含处理衬底110、掩埋的绝缘体层112和顶部半导体层的绝缘体上半导体(SOI)衬底可被用于在衬底8’上形成半导体鳍9，该衬底8，包括处理衬底110和掩埋的绝缘体层112的叠层。[0092]在半导体鳍9的物理暴露的表面上形成界面电介质层之后，第一高k栅极电介质层54L、带隙干扰电介质层56L、第二高k栅极电介质层58L、功函数材料层62L和导电材料层64L、功函数材料层以及导电材料层64L中的每一者在低于下述温度的温度下被沉积在半导体鳍9和掩埋的绝缘体层112之上:高于该温度时，跨过第一原子界面或跨过第二原子界面发生可检测水平的原子间扩散。在该先栅极集成方案中没有形成图1所示的一次性栅极级层(23L、27L、29L)。下述温度低于800摄氏度且典型地在700摄氏度到800摄氏度的范围内:高于该温度时，跨过第一原子界面或跨过第二原子界面发生原子间扩散。[0093]第一高k栅极电介质层54L、带隙干扰电介质层56L和第二高k栅极电介质层58L中的每一者被沉积为在整个衬底8’之上延伸的连续层。界面电介质层、第一高k栅极电介质层54L、带隙干扰电介质层56L、第二高k栅极电介质层58L、功函数材料层62L和导电材料层64L、功函数材料层以及导电材料层64L的叠层被光刻构图，以形成骑跨在半导体鳍9的中间部分之上的分层的栅极电介质叠层50和栅极电极60。随后形成栅极间隔物42和平面化电介质层40。栅极间隔物42与第一高k栅极电介质54、带隙干扰电介质56和第二高k电介质58中的每一者的侧壁接触。第一高k栅极电介质54、带隙干扰电介质56和第二高k栅极电介质58中的每一者需要被保持为没有跨过第一和第二原子界面的扩散，这可以通过至少直到至少所述场效应晶体管被并入到功能半导体芯片中为止将分层的栅极电介质叠层50维持为低于下述温度来实现:该温度引起跨过第一原子界面或第二原子界面的材料的可检测的互扩散。如上所述，目前已知的先栅极加工方案与将栅极叠层的温度保持为低于800摄氏度的要求不相容，这是因为在向源极区和漏极区中提供掺杂剂的离子注入之后对源极区和漏极区中的掺杂剂的激活需要在至少900摄氏度的温度下的退火。但是，本文中预期当且仅当至少直到至少场效应晶体管被并入到功能半导体芯片中为止第三示例性半导体结构的变体的温度可被保持为低于下述温度时，第三半导体结构的变体可被提供作为具有如上所述的分层的栅极电介质叠层50的操作的器件:高于该温度时，跨过第一原子界面或跨过第二原子界面发生可检测水平的原子间扩散。[0094]尽管关于具体实施例描述了本公开，但考虑到上述描述很明显的是，对于本领域技术人员来说，多种替代、修改和变化将是显然的。本公开的各种实施例可被单独采用或与任何其他实施例结合而被采用，除非另外明确地说明或彼此明显地不兼容。因此，本公开旨在包含落在本公开和以下权利要求的范围和精神内的所有这样的替代、修改和变化。【权利要求】1.一种形成包括场效应晶体管(FET)的半导体结构的方法，所述方法包括:形成第一高介电常数(高k)栅极电介质层，所述第一高k栅极电介质层包含第一高k电介质材料并位于半导体衬底上；在所述第一高k栅极电介质层上形成带隙干扰电介质层，所述带隙干扰电介质层包含具有与所述第一高k栅极电介质不同的带隙的电介质材料；形成第二高k栅极电介质层，所述第二高k栅极电介质层包含具有与所述带隙干扰电介质层的所述带隙干扰电介质不同的带隙的第二高k电介质材料；以及对所述第一高k栅极电介质层、所述带隙干扰电介质层以及所述第二高k栅极电介质层的叠层进行构图，以形成第一高k栅极电介质、带隙干扰电介质以及第二高k栅极电介质的分层的栅极电介质叠层，其中第一原子界面通过所述分层的栅极电介质叠层内的所述带隙干扰电介质的所述电介质材料的至少一个连续的原子层而与第二原子界面分隔开，所述第一原子界面位于所述带隙干扰电介质和所述第一高k栅极电介质之间，所述第二原子界面位于所述带隙干扰电介质和所述第二高k栅极电介质之间。2.如权利要求1所述的方法，其中所述分层的栅极电介质叠层的所述形成包括直到对所述叠层的所述构图以及在对所述叠层的所述构图期间，将所述第一高k电介质材料保持为基本上不含有所述带隙干扰电介质的所述电介质材料。3.如权利要求2所述的方法，其中所述分层的栅极电介质叠层的所述形成还包括直到对所述叠层的所述构图以及在对所述叠层的所述构图期间，将所述第二高k电介质材料保持为基本上不含有所述带隙干扰电介质的所述电介质材料。4.如权利要求3所述的方法，其中所述分层的栅极电介质叠层的所述形成还包括直到对所述叠层的所述构图以及在对所述叠层的所述构图期间，将所述带隙干扰电介质的所述电介质材料保持为基本上不含有所述第一高k电介质材料和所述第二高k电介质材料。5.如权利要求1所述的方法，其中所述带隙干扰电介质层的所述形成包括沉积选自La203、A1203、Ti02、La20uNv、A120UNV、TiOuNv及其合金的材料，其中u的每个值独立地为0.5到3，且V的每个值独立地为O到2。6.如权利要求5所述的方法，其中所述第一高k栅极电介质层的所述形成包括沉积选自HfO2、ZrO2、HfOxNy、ZrOxNy及其合金的材料，其中x的每个值独立地为0.5到3，且y的每个值独立地为O到2。7.如权利要求6所述的方法，其中所述第二高k栅极电介质层的所述形成包括沉积与所述第一高k电介质材料相同的材料作为所述第二高k电介质材料。8.如权利要求6所述的方法，其中所述第二高k栅极电介质层的所述形成包括沉积这样的材料:该材料具有与所述第一高k电介质材料的组成不同的组成且选自Hf02、ZrO2>HfOpNq^ZrOpNq及其合金，其中P的每个值独立地为0.5到3，且q的每个值独立地为O到2。9.如权利要求1所述的方法，还包括形成在半导体衬底上被平面化电介质层侧向包围的栅极腔，其中所述第一高k栅极电介质层、所述带隙干扰电介质层以及所述第二高k栅极电介质层中的每一者被顺序地沉积在所述栅极腔内。10.如权利要求9所述的方法，还包括:在形成所述平面化电介质层之前，在所述半导体衬底上形成一次性栅极结构；以及对所述平面化电介质层进行平面化，其中在所述平面化之后所述一次性栅极结构的最顶表面与所述平面化电介质层的顶表面是共面的，且所述栅极腔是通过在对所述平面化电介质层的所述平面化之后去除所述一次性栅极结构而形成的。11.如权利要求9所述的方法，其中对所述第一高k栅极电介质层、所述带隙干扰电介质层以及所述第二高k栅极电介质层的所述叠层的所述构图包括从所述平面化电介质层的顶表面去除所述第一高k栅极电介质层、所述带隙干扰电介质层和所述第二高k栅极电介质层的部分。12.如权利要求9所述的方法，还包括:在所述第二高k电介质层上和所述栅极腔内形成功函数材料层；在所述功函数材料层上和所述栅极腔内形成导电材料层；以及从所述平面化电介质层的平面化后的表面上方去除所述功函数材料层和所述导电材料层的部分。13.如权利要求9所述的方法，还包括在所述一次性栅极结构的侧壁上形成栅极间隔物，其中所述第一高k栅极电介质层被直接沉积在所述栅极间隔物的内侧壁上。14.如权利要求1所述的方法，还包括至少直到至少所述场效应晶体管被并入到功能半导体芯片中，将所述分层的栅极电介质叠层维持为低于下述温度:该温度引起跨过所述第一原子界面或所述第二原子界面的材料的可检测的互扩散。15.如权利要求1所述的方法，还包括直接在所述第二高k栅极电介质层上形成额外的高k栅极电介质层，所述额外的高k栅极电介质层包含这样的额外的高k电介质材料:该额外的高k电介质材料与所述第二高k电介质材料不同且选自La203、Al203、Ti02、Hf02、Zr02、La2OsNt,A120sNt,TiOsNt,HfOsNt,ZrOsNt及其合金，其中s的每个值独立地为0.5到3，且t的每个值独立地为O到2。16.如权利要求1所述的方法，还包括直接在所述半导体衬底上形成额外的高k栅极电介质层，所述额外的高k栅极电介质层包含这样的额外的高k电介质材料:该额外的高k电介质材料与所述第一高k电介质材料不同且选自La203、Al203、Ti02、Hf02、Zr02、La20s,Nt,、Al20s,Nt,、Ti0s,Nt,、Hf0s,Nt,、Zr0s,Nt,及其合金，其中s’的每个值独立地为0.5到3，且t’的每个值独立地为O到2。17.如权利要求1所述的方法，其中所述带隙干扰电介质层是通过基本上保形的沉积方法形成的，所述基本上保形的沉积方法将所述带隙干扰电介质层形成为单个连续层。18.如权利要求1所述的方法，其中所述带隙干扰电介质层是通过非保形的沉积方法形成的，所述非保形的沉积方法将所述带隙干扰电介质层形成为至少两个分离的部分，所述至少两个分离的部分包括覆盖平面化电介质层的上部和位于所述平面化电介质层的顶表面下方的下部。19.如权利要求18所述的方法，其中所述第二高k栅极电介质层的垂直部分被直接沉积在所述第一高k栅极电介质层的侧壁上。20.如权利要求1所述的方法,还包括通过将所述半导体衬底的半导体材料的表面部分转变为包含氧和氮中的至少一种以及所述半导体材料的电介质材料而形成界面电介质。21.如权利要求1所述的方法，其中所述半导体衬底是体半导体衬底，且所述场效应晶体管是平面场效应晶体管。22.如权利要求1所述的方法，其中所述半导体衬底是绝缘体上半导体衬底，且所述场效应晶体管是平面场效应晶体管。23.如权利要求1所述的方法，其中所述半导体衬底包括在体半导体衬底上形成的半导体鳍。24.如权利要求1所述的方法，其中所述半导体衬底包括在处理衬底和掩埋的绝缘体层的从下到上的叠层上形成的半导体鳍。25.如权利要求1所述的方法，还包括直接在所述第一高k电介质、所述带隙干扰电介质以及所述第二高k电介质中的每一者的侧壁上形成栅极间隔物。26.一种半导体结构，其包括场效应晶体管，所述场效应晶体管(FET)包括分层的栅极电介质叠层，所述分层的栅极电介质叠层包括:第一高介电常数(高k)栅极电介质，其包含第一高k电介质材料并位于半导体衬底上；带隙干扰电介质，其包含具有与所述第一高k栅极电介质不同的带隙的电介质材料；以及第二高k栅极电介质，其包含具有与所述带隙干扰电介质不同的带隙的第二高k电介质材料，其中第一原子界面通过所述带隙干扰电介质的所述电介质材料的至少一个连续的原子层而与第二原子界面分隔开，所述第一原子界面位于所述带隙干扰电介质和所述第一高k栅极电介质之间，所述第二原子界面位于所述带隙干扰电介质和所述第二高k栅极电介质之间。27.如权利要求26所述的半导体结构，其中所述第一高k电介质材料基本上不含有所述带隙干扰电介质的所述电介质材料。28.如权利要求27所述的半导体结构，其中所述第二高k电介质材料基本上不含有所述带隙干扰电介质的所述电介质材料。29.如权利要求28所述的半导体结构，其中所述带隙干扰电介质的所述电介质材料基本上不含有所述第一高k电介质材料和所述第二高k电介质材料。30.如权利要求26的半导体结构，其中所述分层的栅极电介质叠层向所述场效应晶体管的所述栅极电极的功函数提供与假想的栅极电介质叠层相同的漂移，该假想的栅极电介质叠层是通过从所述分层的栅极电介质叠层省略所述带隙干扰电介质而得到的。31.如权利要求26所述的半导体结构，其中所述带隙干扰电介质的所述电介质材料选自La203、A1203、TiO2,La2OuNv>A120UNV>TiOuNv及其合金，其中u的每个值独立地为0.5到3，且V的每个值独立地为O到2。32.如权利要求31所述的半导体结构，其中所述第一高k电介质材料选自Hf02、ZrO2,HfOxNy>ZrOxNy及其合金，其中x的每个值独立地为0.5到3，且y的每个值独立地为O到2。33.如权利要求26所述的半导体结构，其中所述第一高k栅极电介质是U形第一高k栅极电介质，所述带隙干扰电介质是U形带隙干扰电介质，且所述第二高k栅极电介质是U形第二高k栅极电介质，其中所述U形第一高k栅极电介质、所述U形带隙干扰电介质以及所述U形第二高k栅极电介质的最顶表面位于同一水平平面内。34.如权利要求26所述的半导体结构，其中所述第一原子界面和所述第二原子界面中的每一者包括水平原子界面部分和一对彼此平行的垂直原子界面部分。35.如权利要求26所述的半导体结构，其中所述分层的栅极电介质叠层还包括界面电介质，所述界面电介质包含所述半导体衬底的半导体材料的介电氧化物并与所述第一高k栅极电介质接触。36.如权利要求26所述的半导体结构，其中所述第二高k电介质材料与所述第一高k电介质材料相同。37.如权利要求26所述的半导体结构，其中所述第二高k电介质材料与所述第一高k电介质材料不同。38.如权利要求26所述的半导体结构，还包括与所述第一高k栅极电介质的外侧壁接触的栅极间隔物。39.如权利要求26所述的半导体结构，还包括栅极电极，所述栅极电极包括:功函数材料部分，其嵌入在所述第二高k电介质中；以及导电材料部分，其嵌入在所述功函数材料部分中。40.如权利要求26所述的半导体结构，还包括额外的高k栅极电介质，所述额外的高k栅极电介质位于所述第二高k栅极电介质上且包含额外的高k电介质材料，所述额外的高k电介质材料与所述第二高k电介质材料不同且选自La203、Al203、Ti02、Hf02、Zr02、La20sNt、Al2OsNt>TiOsN0HfOsN0ZrOsNt及其合金，其中s的每个值独立地为0.5到3，且t的每个值独立地为O到2。41.如权利要求26所述的半导体结构，还包括额外的高k栅极电介质，所述额外的高k栅极电介质与所述第一高k栅极电介质接触且包含额外的高k电介质材料，所述额外的高k电介质材料与所述第一高k电介质材料不同且选自La203、Al203、Ti02、Hf02、Zr02、La20s,Nt,、Al20s,Nt,、Ti0s,Nt,、Hf0s,Nt,、Zr0s,Nt,及其合金，其中s’的每个值独立地为0.5到3，且t’的每个值独立地为O到2。42.如权利要求26所述的半导体结构，其中所述带隙干扰电介质包括水平部分和垂直部分，且整体具有基本上相同的厚度。43.如权利要求26所述的半导体结构，其中所述带隙干扰电介质是整体具有相同厚度的平面层。44.如权利要求43所述的半导体结构，其中所述第二高k栅极电介质的垂直部分与所述第一高k栅极电介质的侧壁接触。45.如权利要求26所述的半导体结构，还包括包含这样的电介质材料的界面电介质:该电介质材料包含氧和氮中的至少一种以及所述半导体衬底的半导体材料。46.如权利要求26所述的半导体结构，其中所述半导体衬底是体半导体衬底，且所述场效应晶体管是平面场效应晶体管。47.如权利要求26所述的半导体结构，其中所述半导体衬底是绝缘体上半导体衬底，且所述场效应晶体管是平面场效应晶体管。48.如权利要求26所述的半导体结构，其中所述半导体衬底包括在体半导体衬底上形成的半导体鳍。49.如权利要求26所述的半导体结构，其中所述半导体衬底包括在处理衬底和掩埋的绝缘体层的从下到上的叠层上形成的半导体鳍。50.如权利要求26所述的半导体及结构，还包括栅极间隔物，所述栅极间隔物与所述第一高k电介质、所述带隙干扰电介质和所述第二高k电介质中的每一者的侧壁接触。【文档编号】H01L29/51GK103456640SQ201310134217【公开日】2013年12月18日申请日期:2013年4月17日优先权日:2012年4月18日【发明者】H·杰加纳森,P·C·杰米森申请人:国际商业机器公司