半导体装置及其制造方法
【专利摘要】本发明涉及增大三栅极晶体管的相邻鳍片的SiGe层之间的空间的半导体装置及其制造方法。一种方法包括：提供具有多个三栅极晶体管的衬底，晶体管的至少两个鳍片相邻，并且，鳍片的外表面上的SiGe层的上表面至少具有与任何其它鳍片不相邻的第一上表面和与另一个鳍片相邻的第二上表面；在第一上表面的全部和第二上表面的上部上进行注入；以及使用被注入表面作为掩模，对SiGe层的露出的未被注入部分进行蚀刻。一种装置包括具有多个三栅极晶体管的衬底，晶体管的鳍片外表面上的SiGe层的上表面具有与任何其它鳍片不相邻的第一上表面和与另一个鳍片相邻的第二上表面，并且，第二上表面与第一上表面相比是凹的。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001] 本发明涉及半导体装置及其制造方法，具体地，涉及能够增大三栅极晶体管 (tri-gate transistor)的相邻鳍片（Fin)的SiGe层之间的空间的半导体装置及其制造方 法。
【背景技术】
[0002] 随着半导体技术的持续发展，半导体装置的关键尺寸不断降低。在此趋势下，提出 了如图1所示的三栅极晶体管，也被称为3D晶体管。传统的2D晶体管中的平面栅极被超 薄的从硅基体垂直坚起的3D硅鳍片所代替。
[0003] 在3D晶体管中，硅鳍片都是垂直的，这样，晶体管可以更加紧密地靠在一起，从而 大大提高晶体管密度。此外，在3D晶体管中，电流控制是通过在鳍片的三面（S卩，两个侧面 和顶部）的每一面中安装一个栅极而实现的，而不是像2D晶体管那样，只在顶部有一个栅 极。3D晶体管的这种设计可以在晶体管导通状态时通过尽可能多的电流，同时在晶体管关 断状态时将电流降至几乎为零，并且能够在这两种状态之间进行极速切换，从而获得更高 的性能和效率。
[0004] 无论在2D晶体管还是在3D晶体管中，为了提高M0S晶体管的迁移率，在M0S晶体 管的制造过程中已经广泛地使用嵌入SiGe的工艺。
[0005] 但是，随着CD的小型化，在3D晶体管的制造过程中，如图2所示，M0S晶体管的鳍 片的SiGe层很容易与其相邻的鳍片的SiGe层桥接，从而劣化3D晶体管的性能。
[0006] 因此，存在对减轻或解决上述问题的需求。针对此，发明人提出了新的富有创造性 的半导体装置及其制造方法，以增大相邻鳍片的SiGe层之间的空间，这尤其在CD的制造工 艺中是非常有利的。
【发明内容】
[0007] 鉴于上述问题而作出了本发明。本发明的目的在于提供一种能够增大三栅极晶体 管的相邻鳍片的SiGe层之间的空间的半导体装置及其制造方法。
[0008] 根据本发明的一个方面，提供一种制造半导体装置的方法，该方法包括以下步骤： 提供具有多个三栅极晶体管的衬底，所述三栅极晶体管的至少两个鳍片相邻，并且，每一个 鳍片的外表面具有带上表面和下表面的SiGe层，其中，所述SiGe层的上表面至少具有与任 何其它鳍片不相邻的第一上表面和与另一个鳍片相邻的第二上表面；在整个所述第一上表 面和所述第二上表面的上部上进行注入；以及使用被注入的表面作为掩模，对所述鳍片的 SiGe层的露出的未被注入的部分进行蚀刻。
[0009] 优选地，所述方法还可以包括：在对所述鳍片的SiGe层的露出的未被注入的部分 进行蚀刻之后，去除被注入的SiGe区域。
[0010] 优选地，所述三栅极晶体管可以是PM0S晶体管和NM0S晶体管之一。
[0011] 优选地，所述掩模可以是自对准硬掩模。
[0012] 优选地，所述注入可以是倾斜离子注入。所述注入可以是基于N、0、Ar、Ge和C中 的至少一种。所述注入的角度可以在30至60度之间。
[0013] 优选地，所述蚀刻可以是采用四甲基氢氧化铵的湿法蚀刻。
[0014] 优选地，所述蚀刻可以是采用C12、HF、HC1和HBr中的至少一种的干法蚀刻。
[0015] 优选地，所述蚀刻可以是采用偏压功率的各向异性蚀刻。所述偏压功率可以等于 或高于100瓦特。
[0016] 优选地，所述蚀刻可以是米用偏压功率的基于CF4、C2F 6和SF6之一的各向同性蚀 亥IJ。所述偏压功率可以等于或小于100瓦特。
[0017] 优选地，所述蚀刻是干法蚀刻和湿法蚀刻的组合。
[0018] 根据本发明的另一个方面，提供一种半导体装置，该半导体装置包括具有多个三 栅极晶体管的衬底，所述三栅极晶体管的至少两个鳍片相邻，并且，每一个鳍片的外表面具 有带上表面和下表面的SiGe层，其中，所述SiGe层的上表面至少具有与任何其它鳍片不相 邻的第一上表面和与另一个鳍片相邻的第二上表面，并且，与所述第一上表面相比，所述第 二上表面是凹的。
[0019] 根据本发明的半导体装置及其制造方法，可以增大三栅极晶体管的相邻鳍片的 SiGe层之间的空间，从而改善三栅极晶体管的性能。
[0020] 尽管本发明在先进的半导体制造技术中尤其有用，但是本发明并不限于此。实际 上，本发明具有广泛的应用范围。
[0021] 通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其 优点将会变得更为清楚。
【专利附图】
【附图说明】
[0022] 本申请包含附图。附图与说明书一起用于说明本发明的原理。参照附图，根据下 面的详细描述，可以更加清楚地理解本发明。
[0023] 图1是示出典型的三栅极晶体管的示意图。
[0024] 图2是示出了根据本发明实施例的半导体装置的制造方法中提供衬底的步骤的 示意图。
[0025] 图3是示出了根据本发明实施例的半导体装置的制造方法中注入的步骤的示意 图。
[0026] 图4是示出了根据本发明实施例的半导体装置的制造方法中蚀刻的步骤的第一 例的示意图。
[0027] 图5是示出了根据本发明实施例的半导体装置的制造方法中蚀刻的步骤的第二 例的示意图。
[0028] 图6是示出了根据本发明实施例的半导体装置的制造方法中蚀刻的步骤的第三 例的示意图。
[0029] 图7是示出了与上述第二例相对应的掩模层被去除了的半导体装置的示意图。
[0030] 图8是示出了与上述第三例相对应的掩模层被去除了的半导体装置的示意图。
[0031] 应当理解，这些附图仅仅是示例性的，而不是限制本发明的范围。在附图中，各组 成部分并未严格按比例或严格按实际形状示出，其中的某些组成部分(例如，层或部件）可 以被相对于其他的一些放大，以便更加清楚地说明本发明的原理。并且，那些可能导致使得 本发明的要点模糊的细节并未在附图中示出。
【具体实施方式】
[0032] 下面将参照附图来详细地描述本发明的各种示例性实施例。
[0033] 应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布 置、数字表达式和数值不限制本发明的范围。另外，相似的标号和字母在下面的附图中表示 类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步 讨论。
[0034] 以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用 的任何限制。本领域中公知的技术可以被应用于没有特别示出或描述的部分。在这里示出 和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示 例性实施例的其它示例可以具有不同的值。
[0035] 图2是示出了根据本发明实施例的半导体装置的制造方法中提供衬底的步骤的 示意图。如图2所示，提供衬底100。衬底100包括半导体层101、位于半导体层101之上 的氧化物层102和位于氧化物层102之上的鳍片103。半导体层101可以由诸如硅的半导 体材料形成。例如，氧化物层102是硅的氧化物层。
[0036] 在某些实施例中，半导体层101优选是SOI (绝缘体上半导体)层。在这种情况下， 衬底100还可以包括在半导体层101下方的绝缘体层(未示出）。然而本发明并不限于此。
[0037] 应当理解，尽管SOI衬底是优选的，然而本发明也可以适用于单晶硅衬底。另外， 本发明也可以适用于采用除硅以外的半导体材料作为衬底材料(例如，对应于单晶硅半导 体）或者外延材料(例如，对应于SOI衬底）的情形。
[0038] 鳍片103是三栅极晶体管的鳍片，并且，例如，由单晶硅构成。虽然三栅极晶体管 可以是PM0S晶体管，也可以是NM0S晶体管，但是，在本发明的实施例中，以三栅极晶体管为 PM0S晶体管为例进行描述。
[0039] 在该图2中，104表示SiGe层。为了提高PM0S晶体管的迁移率，在PM0S晶体管的 制造工艺中的形成伪栅之后，通过选择性地外延生长，在鳍片103的外面中嵌入SiGe，从而 形成该SiGe层104。
[0040] 如图2所示，两个相邻的鳍片的SiGe层之间的距离非常窄，这样导致这两个相邻 的鳍片的SiGe层很容易桥接，从而劣化PM0S晶体管的性能。
[0041] 请注意，在图2中示出的鳍片的SiGe层在（111)晶面上被形成为菱形，但是，本发 明的SiGe层并不限于此。例如，鳍片的SiGe层在（111)晶面上可以被形成为矩形、正方形 等。
[0042] 然后，执行图3中示出的根据本发明实施例的半导体装置的制造方法中注入的步 骤。如图3所示，对SiGe层104倾斜地注入0、队(：、41"或66来形成掩模层105。在图3中， 106表示倾斜注入的方向。这里，倾斜注入的角度在30度至60度之间。虽然在本实施例中 采用的是倾斜注入，但是也可以采用其它的注入方式。
[0043] 由于阴影效应，SiGe层104的上表面中的被相邻鳍片遮挡的部分107未被注入， 从而在该部分107上没有形成掩模层。结果，SiGe层104的上表面被分成两个部分，S卩，密 集侧部分（dense portion)和孤立侧部分（isolated portion)。图3中示出了 4个鳍片， 每一个鳍片的SiGe层104的上表面被分成左右两个部分，S卩，SiGe层104的上表面总共被 分成八个部分，最左边和最右边的两个部分被称为孤立侧部分(对应于权利要求中的"第一 上表面")，其余的六个部分被称为密集侧部分(对应于权利要求中的"第二上表面")。
[0044] 如图3所示，SiGe层104的上表面的孤立侧部分完全被掩模层105覆盖，而SiGe 层104的上表面的密集侧部分仅部分地被掩模层105覆盖。
[0045] 接着，使用掩模层105,对SiGe层104进行自对准各向异性蚀刻(干法蚀刻)，从而 去除SiGe层104的至少一部分。例如，采用C12和HBr的蚀刻气体，在100至200瓦特的偏 压功率和400至800瓦特的电源功率的条件对SiGe层104进行蚀刻。虽然这里仅仅提及 采用C12和HBr的干法蚀刻，但是，也可以采用本领域的技术人员所公知的其它干法蚀刻。
[0046] 结果，如图4所示，鳍片的SiGe层的密集侧的上表面107和下表面108被部分地 蚀刻，使得两个相邻鳍片的SiGe层之间的距离增大。这样防止了两个相邻鳍片的SiGe层 发生桥接，从而改善了 PM0S晶体管的性能。
[0047] 请注意，图4仅仅示出根据本发明实施例的半导体装置的制造方法中蚀刻的步骤 的一个例子。作为可替换的方案，可以采用图5所示的蚀刻方法对SiGe层104进行蚀刻。
[0048] 例如，使用掩模层105,通过TMAH (四甲基氢氧化铵）方法，对SiGe层104进行晶 向选择性的蚀刻(湿法蚀刻)，从而得到如图5所示的结果。虽然这里仅仅提及采用TMAH的 湿法蚀刻，但是，也可以采用本领域的技术人员所公知的其它湿法蚀刻。
[0049] 此外，还可以采用干法蚀刻和湿法蚀刻的组合方法对SiGe层104进行蚀刻。例 如，采用Cl 2、HBr和SF6的蚀刻气体，在0至100瓦特的偏压功率和300至800瓦特的电源 功率的条件对SiGe层104进行蚀刻。结果，得到如图6所示的结果。这种蚀刻方法也被称 为"直接碗形蚀刻（directly bowling etch)"。
[0050] 最后，根据需要，可以将上述掩模层105去除。图7和图8分别是与上述图5和6 相对应的掩模层被去除了的半导体装置的示意图。
[0051] 至此，已经详细描述了根据本发明的半导体装置及其制造方法。为了避免遮蔽本 发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可 以明白如何实施这里公开的技术方案。
[0052] 虽然已经通过示例性实施例对本发明进行了详细说明，但是本领域的技术人员应 该理解，以上示例性实施例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技 术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发 明的范围由所附权利要求来限定。
【权利要求】
1. 一种制造半导体装置的方法，包括以下步骤： 提供具有多个三栅极晶体管的衬底，所述三栅极晶体管的至少两个鳍片相邻，并且，每 一个鳍片的外表面具有带上表面和下表面的SiGe层，其中，所述SiGe层的上表面至少具有 与任何其它鳍片不相邻的第一上表面和与另一个鳍片相邻的第二上表面； 在整个所述第一上表面和所述第二上表面的上部上进行注入；以及 使用被注入的表面作为掩模，对所述鳍片的SiGe层的露出的未被注入的部分进行蚀 刻。
2. 根据权利要求1所述的方法，还包括： 在对所述鳍片的SiGe层的露出的未被注入的部分进行蚀刻之后，去除被注入的SiGe 区域。
3. 根据权利要求1所述的方法，其中，所述三栅极晶体管是PMOS晶体管和NMOS晶体管 之一。
4. 根据权利要求1所述的方法，其中，所述掩模是自对准硬掩模。
5. 根据权利要求1所述的方法，其中，所述注入是倾斜离子注入。
6. 根据权利要求1所述的方法，其中，所述注入是基于N、0、Ar、Ge和C中的至少一种。
7. 根据权利要求5所述的方法，其中，所述倾斜离子注入的角度在30至60度之间。
8. 根据权利要求1所述的方法，其中，所述蚀刻是采用四甲基氢氧化铵的湿法蚀刻。
9. 根据权利要求1所述的方法，其中，所述蚀刻是采用C12、HF、HC1和HBr中的至少一 种的干法蚀刻。
10. 根据权利要求1所述的方法，其中，所述蚀刻是采用偏压功率的各向异性蚀刻。
11. 根据权利要求10所述的方法，其中，所述偏压功率等于或高于100瓦特。
12. 根据权利要求1所述的方法，其中，所述蚀刻是采用偏压功率的基于CF4、C2F6和SF 6 之一的各向同性蚀刻。
13. 根据权利要求12所述的方法，其中，所述偏压功率等于或小于100瓦特。
14. 根据权利要求1所述的方法，其中，所述蚀刻是干法蚀刻和湿法蚀刻的组合。
15. 根据权利要求1所述的方法，其中，所述SiGe层的下表面和第二上表面被部分或全 部地蚀刻，使得两个相邻鳍片的SiGe层之间的距离增大。
16. -种半导体装置，包括： 具有多个三栅极晶体管的衬底，所述三栅极晶体管的至少两个鳍片相邻，并且，每一个 鳍片的外表面具有带上表面和下表面的SiGe层，其中，所述SiGe层的上表面至少具有与任 何其它鳍片不相邻的第一上表面和与另一个鳍片相邻的第二上表面，并且，与所述第一上 表面相比，所述第二上表面是凹的。
【文档编号】H01L21/28GK104124157SQ201310142017
【公开日】2014年10月29日 申请日期:2013年4月23日 优先权日:2013年4月23日
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司