晶体管及其形成方法
【专利摘要】一种晶体管及其形成方法，所述晶体管的形成方法包括：提供半导体衬底；刻蚀所述半导体衬底，在所述半导体衬底内形成凹槽；在所述凹槽内依次外延形成阈值调整层和载流子迁移层，所述载流子迁移层的表面与半导体衬底的表面齐平，所述阈值调整层内掺杂有阈值调整离子，所述载流子迁移层中载流子的迁移率大于阈值调整层中载流子的迁移率；在所述载流子迁移层表面形成栅极结构。所述晶体管的形成方法可以提高晶体管的载流子迁移率，改善晶体管的短沟道效应。
【专利说明】晶体管及其形成方法
【技术领域】
[0001] 本发明涉及半导体【技术领域】，特别涉及一种晶体管及其形成方法。
【背景技术】
[0002] 在半导体工艺中，晶体管的阈值电压等于形成沟道需要的栅极对源极的偏置电 压。如果栅极对源极的偏置电压小于阈值电压，就不会产生沟道。
[0003] 栅极结构底部的掺杂是决定阈值电压的主要因素，晶体管的底部掺杂能通过在栅 极结构底部下的离子注入来调整，这种离子注入被叫做阈值调整注入。
[0004] 目前，传统的阈值调整注入方法可以通过掺杂注入阈值调整离子完成，通过在栅 极结构下面的衬底中形成合适的掺杂区，从而实现对半导体阈值电压的调整。但是对所述 衬底进行阈值调整离子掺杂之后会降低衬底内载流子的迁移率。与本征半导体相比，进行 阈值调整离子掺杂后的半导体材料中，阈值调整离子使得载流子的散射几率增大，从而使 载流子的迁移率下降，阈值调整离子的浓度越大，迁移率越小。载流子迁移率下降会提高晶 体管的功耗，降低器件的电流承受能力和晶体管的开关速度。
[0005] 所以，现有的晶体管在调整阈值电压的同时，还需要提高其沟道区域的载流子的 迁移率，改善短沟道效应。
【发明内容】
[0006] 本发明解决的问题是提供一种晶体管及其形成方法，所述晶体管的形成方法能够 在实现对晶体管的阈值电压进行调整的同时，提高沟道内的载流子迁移率。
[0007] 为解决上述问题，本发明的技术方案提供一种晶体管的形成方法，包括：提供半导 体衬底；刻蚀所述半导体衬底，在所述半导体衬底内形成凹槽；在所述凹槽内依次外延形 成阈值调整层和载流子迁移层，所述载流子迁移层和阈值调整层填充满所述凹槽，所述阈 值调整层内掺杂有阈值调整离子，所述载流子迁移层中阈值调整离子的掺杂浓度小于阈值 调整层中的阈值调整离子的掺杂浓度；在所述凹槽上方形成栅极结构。
[0008] 可选的，在形成所述阈值调整层之前，在所述凹槽侧壁表面形成隔离侧墙，所述隔 离侧墙顶部低于半导体衬底的表面，暴露出所述凹槽靠近半导体衬底表面的部分侧壁。
[0009] 可选的，所述隔离侧墙的厚度为2nm?8nm。
[0010] 可选的，所述半导体衬底的表面高于隔离侧墙顶部5nm?20nm。
[0011] 可选的，所述阈值调整层的厚度为l〇nm?50nm。
[0012] 可选的，所述阈值调整离子为硼、铟、磷或砷中的一种或几种。
[0013] 可选的，所述阈值调整层中的阈值调整离子的浓度为5E17atom/cm3?lE19atom/ cm3。
[0014] 可选的，所述阈值调整层内还具有扩散阻挡离子，所述扩散阻挡离子为Ge、C或 Sn中的一种或几种离子，所述阈值调整层中扩散阻挡离子的掺杂浓度为lE19atom/cm3? L 5E22atom/cm3〇
[0015] 可选的，所述载流子迁移层包括位于阈值调整层表面的阻挡层。
[0016] 可选的，所述阻挡层的厚度为3nm?15nm。
[0017] 可选的，所述阻挡层的材料为硅，并且所述阻挡层内还具有扩散阻挡离子，所述扩 散阻挡离子为Ge、C或Sn中的一种或几种离子，所述阻挡层中扩散阻挡离子的掺杂浓度为 lE20atom/cm3 ?2. 5E22atom/cm3。
[0018] 可选的，所述阻挡层内掺杂有阈值调整离子，所述阻挡层内的阈值调整离子的 浓度小于阈值调整层内阈值调整离子的浓度，所述阻挡层内的阈值调整离子的浓度为 5E16atom/cm 3 ?lE18atom/cm3。
[0019] 可选的，所述载流子迁移层包括位于所述阻挡层表面的本征层。
[0020] 可选的，所述本征层的厚度为10nm?25nm。
[0021] 可选的，所述本征层的材料为硅。
[0022] 可选的，所述本征层内还具有扩散阻挡离子，所述扩散阻挡离子为Ge、C或Sn中 的一种或几种离子，所述本征层中扩散阻挡离子的掺杂浓度为lE19atom/cm 3?lE22atom/ cm3。
[0023] 可选的，所述载流子迁移层包括位于阈值调整层表面的阻挡层和位于所述阻挡层 表面的本征层。
[0024] 可选的，还包括，对所述载流子迁移层表面进行等离子体处理。
[0025] 可选的，所述等离子体处理的等离子体源为N2、Ar、F2或4中的一种或多种气体。
[0026] 为解决上述问题，本发明的技术方案还提供了采用上述方法形成的晶体管，包括： 半导体衬底；位于所述半导体衬底内的凹槽；位于所述凹槽内的阈值调整层和位于所述阈 值调整层表面的载流子迁移层，所述载流子迁移层填充满所述凹槽并且所述载流子迁移层 的表面与半导体衬底的表面，所述阈值调整层内掺杂有阈值调整离子，所述载流子迁移层 中阈值调整离子的掺杂浓度小于阈值调整层中的阈值调整离子的掺杂浓度；位于所述凹槽 上方的栅极结构。
[0027] 与现有技术相比，本发明的技术方案具有以下优点：
[0028] 本发明的技术方案在半导体衬底中形成凹槽，在所述凹槽内依次外延形成阈值调 整层和载流子迁移层，所述阈值调整层中掺杂有阈值调整离子，用于调节晶体管的阈值电 压。由于载流子迁移层中阈值调整离子的掺杂浓度小于阈值调整层中阈值调整离子的掺杂 浓度，使得所述载流子迁移层中载流子的迁移速率大于阈值调整层中的载流子迁移速率， 可以提商晶体管的沟道区域内的载流子迁移率，改善晶体管的短沟道效应，提商晶体管的 性能。
[0029] 进一步的，在形成所述阈值调整层之前，在所述凹槽侧壁表面形成隔离侧墙，所述 隔离侧墙顶部低于半导体衬底的表面，暴露出所述凹槽靠近半导体衬底表面的部分侧壁。 所述隔离侧墙可以阻挡后续晶体管的源极和漏极内的离子向沟道区域扩散，从而防止源漏 穿通，并且由于所述隔离侧墙暴露出所述凹槽靠近半导体衬底表面的部分侧壁，从而可以 通过该侧壁将晶体管的源极和漏极与沟道区域连接，由于所述未被隔离侧墙覆盖的部分侧 壁的高度较低，源极和漏极内的离子通过该侧壁扩散进入沟道区域内的效率较低，从而可 以改善晶体管的短沟道效应。
【专利附图】
【附图说明】
[0030] 图1至图9是本发明的第一实施例中形成所述晶体管的剖面示意图；
[0031] 图10至图17是本发明的第二实施例中形成所述晶体管的剖面示意图。
【具体实施方式】
[0032] 如【背景技术】中所述，现有技术对晶体管的沟道区域进行阈值调整注入后，会降低 沟道内载流子的迁移率，从而影响晶体管的性能。
[0033] 为了解决上述问题，本发明提出了一种晶体管及其形成方法，所述晶体管的形成 方法能够在实现阈值调整的同时，提高晶体管的载流子迁移率。
[0034] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0035] 第一实施例
[0036] 请参考图1，提供半导体衬底100。
[0037] 所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导 体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半 导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底 100的类型不应限制本发明的保护范围。
[0038] 本实施例中，所述半导体衬底100为硅衬底，并且所述半导体衬底内还形成有浅 沟槽隔离结构101，后续再所述浅沟槽隔离结构101之间的半导体衬底区域内形成晶体管。
[0039] 请参考图2,在所述半导体衬底100表面形成掩膜层200,所述掩膜层内具有开口 201。
[0040] 所述掩膜层200的材料可以是SiN、TiN、TaN、SiCN、SiC、SiON、BN、无定形碳中的 一种或几种。本实施例中，所述掩膜层200的材料为SiN。
[0041] 在本发明的其他实施例中，所述掩膜层200为多层堆叠结构，例如，包括位于半导 体衬底表面的缓冲层和位于所述缓冲层表面的硬掩膜层，所述缓冲层的材料可以是氧化硅 层，硬掩膜层的材料可以是SiN、TiN、TaN、SiCN、SiC、SiON、BN、无定形碳中的一种或几种。 所述缓冲层可以缓冲硬掩膜层和半导体衬底之间的应力作用，使所述掩膜层200中形成的 开口侧壁形貌较佳。
[0042] 请参考图3,以所述掩膜层200为掩膜，刻蚀所述半导体衬底100,在所述半导体衬 底100内形成凹槽102。
[0043] 具体的，可以采用干法刻蚀工艺，沿所述开口 201刻蚀半导体衬底100。所述凹槽 102的深度为23nm?90nm。所述凹槽102的深度与后续在所述凹槽102内形成的阈值调 整层和载流子迁移层的的总高度相同。
[0044] 本实施例中，所述干法刻蚀工艺采用的刻蚀气体为Cl2和HBr，其中Cl 2的流量为 100 ?200sccm，HBr 的流量为 50 ?300sccm。
[0045] 请参考图4,在所述凹槽102 (请参考图2)内形成阈值调整层103。
[0046] 采用外延工艺形成所述阈值调整层103,所述阈值调整层103覆盖凹槽102 (请参 考图2)的内壁，所述阈值调整层103为掺杂有阈值调整离子的硅层，厚度为10nm?50nm。
[0047] 所述阈值调整层103内掺杂有阈值调整离子，所述阈值调整层用于调整晶体管的 阈值电压。对于NMOS晶体管，采用P型离子作为阈值调整离子来提高器件的阈值电压，而 采用N型离子作为阈值调整离子来降低器件的阈值电压；对于PM0S晶体管，采用N型离 子作为阈值调整离子来提高器件的阈值电压，而采用P型离子作为阈值调整离子来降低器 件的阈值电压。所述P型离子包括III族元素，例如硼或铟等；所述N型离子包括V族元 素，例如磷或砷等。所述阈值调整层103内掺杂的阈值调整离子的浓度为5E17atom/cm 3? lE19atom/cm3。
[0048] 本实施例中，采用化学气相沉积工艺形成所述阈值调整层103,并且采用原位掺杂 工艺，使所述阈值调整层103内均匀掺杂所述阈值调整离子。具体的，采用化学气相沉积工 艺进行外延生长的方法包括：所述外延生长的温度为600°C?800°C，采用的硅源气体可以 是SiH4、SiH 2Cl2或SiHCl3等气体，采用的阈值调整离子源可以是BF3、PH 3或AsH3等气体。 [0049] 在本发明的其他实施例中，也可以先外延形成覆盖凹槽内壁的硅层之后，再对所 述硅层注入阈值调整离子，形成阈值调整层。但是由于所述阈值调整层覆盖凹槽的底部和 侧壁，而离子注入具有一定的方向性，所以，采用离子注入法对硅层进行阈值调整离子的注 入后，所形成的阈值调整层内的阈值调整离子的分布不均匀，集中在凹槽底部表面的阈值 调整层内，会影响对晶体管的阈值电压的调整效果。
[0050] 在本发明的其他实施例中，所述阈值调整层103内还掺杂有Ge、C或Sn中的一种 或几种扩散阻挡离子。掺杂所述杂质离子的方法为离子注入，所述扩散阻挡离子注入可以 在阈值调整注入之前或者之后进行。掺杂所述杂质离子的方法还可以是原位掺杂工艺，在 外延形成硅层的同时，加入含有Ge、C或Sn离子的气体。所述原位掺杂工艺可以与原位掺 杂阈值调整离子同时进行。所述扩散阻挡离子的掺杂浓度为lE19atom/cm 3?1. 5E22atom/ cm3。由于所述阈值调整离子主要通过阈值调整层103内的间隙式缺陷向外扩散，在所述阈 值调整层103中掺杂所述Ge、Sn或C等扩散阻挡离子后，所述扩散阻挡离子可以吸附阈值 调整层103内的间隙式缺陷，形成缺陷团簇，从而降低阈值调整层103内分散的间隙式缺 陷，从而可以抑制阈值调整离子向外扩散进入后续形成的载流子迁移层内。
[0051] 请参考图5,在所述阈值调整层103表面形成阻挡层104。
[0052] 所述阻挡层104采用外延工艺形成，覆盖阈值调整层103表面，所述阻挡层104的 材料为娃，厚度为3nm?15nm，并且所述阻挡层104内还掺杂有Ge、C或Sn中的一种或几 种扩散阻挡离子。
[0053] 本实施例中，形成所述阻挡层104的方法为：在所述阈值调整层103表面采用化 学气相沉积工艺形成外延硅层，然后对所述外延硅层进行离子注入，注入的离子包括Ge、 Sn或C中的一种或几种，所述离子注入的能量为20KeV?500KeV，剂量为lE15atom/cm2? lE16atom/cm2,形成的扩散阻挡离子的浓度为lE20atom/cm3?2. 5E22atom/cm3。
[0054] 采用离子注入工艺掺杂Ge、Sn或C，可以使外延硅层的表面非晶化，在后续工艺经 过退火再结晶化后，阻挡层104中的间隙式缺陷得以减少，可以抑制阈值调整层中，N型或P 型离子，例如硼、磷等杂质的扩散。
[0055] 在本发明的其他实施例中，也可以采用原位掺杂工艺，形成所述阻挡层层104。
[0056] 在本发明的其他实施例中，所述阻挡层104中也可以掺杂一定浓度的阈值调整离 子，所述阻挡层104内的阈值调整离子的浓度可以是5E16atom/cm 3?lE18atom/cm3。所述 阈值调整离子的类型与阈值调整层103中的阈值调整离子的类型相同，并且，阻挡层中104 的阈值调整离子的浓度小于阈值调整层103中的阈值调整离子的浓度。这样，阈值调整离 子的浓度从阈值调整层103至阻挡层104中呈逐渐减小的浓度分布，降低了阈值调整层103 和阻挡层104之间的浓度差，也可以降低所述阈值调整层103中的阈值调整离子向阻挡层 104中扩散的速率。
[0057] 阈值调整层103内的阈值调整离子，如硼、磷等杂质的扩散主要是依赖于硅晶体 中的间隙式缺陷。一方面，阻挡层104中掺杂Sn或Ge会形成SihGs或SihSi合金，所述 SihGex或SihSr^合金能够减少阻挡层104的硅晶体中的间隙式缺陷，从而抑制阈值调整 层103中的阈值调整离子阻挡层104中扩散；另一方面，所述阻挡层104中掺杂C，会改变 阻挡层中硅的晶体结构，C与Si晶体中的间隙式缺陷相互作用，形成难以分解的缺陷团簇， 使阻挡层中分离式的间隙式缺陷数量减小，从而能够抑制阈值调整层103中的阈值调整离 子阻挡层104中扩散。
[0058] 在本发明的其他实施例中，所述阻挡层104填充满所述凹槽，所述阻挡层104作为 载流子迁移层。由于所述阻挡层104中阈值调整离子的浓度较低，所以，与阈值调整层相 t匕，所述阻挡层104内载流子的迁移率较高，所以，在晶体管工作的过程中，沟道区域的载 流子在阻挡层104内迁移率提高，所以晶体管的整体载流子迁移率也得到提高。
[0059] 本实施例中，所述阻挡层104未填充满所述凹槽，后续再在所述阻挡层104表面形 成本征层。
[0060] 请参考图6,在所述阻挡层104表面形成本征层105,所述本征层105填充满凹槽 102 (请参考图2)。
[0061] 所述本征层105采用外延工艺形成，覆盖阻挡层104的表面，所述本征层105的材 料为硅、锗、锗硅或砷化镓等未掺杂阈值调整离子的半导体材料，所述本征层105的厚度为 10nm?25nm。所述阻挡层104和本征层105组成载流子迁移层。在本发明的其他实施例 中，所述本征层104内还具有扩散阻挡离子，所述扩散阻挡离子为Ge、C或Sn中的一种或几 种离子，所述本征层中扩散阻挡离子的掺杂浓度为lE19atom/cm 3?lE22/cm3atom/cm3。
[0062] 本实施例中，采用化学气相沉积工艺在所述阻挡层104的表面形成本征层105。由 于所述本征层105未掺杂阈值调整离子，载流子在所述本征层105中的迁移率大于在阻挡 层104和阈值调整层103中的迁移率。而且，由于所述阻挡层104能够阻止阈值调整层103 中的阈值调整离子向外扩散进入本征层105中，从而使本征层105中的载流子能够保持较 1?的迁移率，从而进一步提1?所述晶体管的载流子迁移率，提1?晶体管的工作效率。
[0063] 在本发明的其他实施例中，在所述阈值调整层103中掺杂有Ge、Sn或C中的一种 或几种离子，可以降低阈值调整层103中的阈值调整离子向外扩散的能力，从而后续直接 在所述阈值调整层103表面形成本征层，并且所述本征层填充满凹槽，作为载流子迁移层。 由于阈值调整层103中掺杂Ge、Sn或C离子，阈值调整层103中的阈值调整离子向本征层 中扩散的较少，所述本征层作为载流子迁移层，仍会具有较高的载流子迁移率，可以提高晶 体管的工作效率。
[0064] 本实施例中，由于所述阻挡层中掺杂了 Ge或C等离子，可以对其上方的本征层产 生应力作用，从而进一步提高本征层中载流子的迁移率。
[0065] 请参考图7,以所述半导体衬底100为研磨停止层，去除所述掩膜层200 (请参考 图6)，使所述阈值调整层103、阻挡层104和本征层105与半导体衬底100表面齐平。
[0066] 采用化学机械掩膜工艺，是半导体衬底100表面平坦化，后续在所述半导体衬底 内形成晶体管，而所述阈值调整层103、阻挡层104和本征层105位于晶体管的栅极结构下 方。
[0067] 平坦化之后，还可以对所述半导体衬底100、本征层105、缓冲层104和阈值调整层 103表面进行等离子体处理。所述等离子体处理的等离子体源可以是H 2、N2、Ar或F2中的一 种或几种气体。本实施例中，所述等离子体处理采用的气体源是Ar，压强为20Pa?50Pa， 处理时间150s?350s，Ar的流量为lOOsccm?200sccm，功率密度为lW/cm 2?1. 5W/cm2。
[0068] 由于外延形成的所述本征层105、阻挡层104和阈值调整层103表面的娃原子具有 不饱和的悬挂键，具有较高的自由能，平整性较差。通过等离子体处理，上述气体等离子体 化后可以饱和Si原子表面的悬挂键，形成Si-H、Si-N、Si-Ar或Si-F等化学键，释放多余的 表面自由能，使表面硅原子的排列趋向更稳定的低能状态，减少表面的缺陷，从而提高后续 形成的栅介质层的质量。
[0069] 请参考图8,在所述阈值调整层103、阻挡层104和本征层105表面形成栅极结构， 所述栅极结构包括栅介质层202和位于所述栅介质层202表面的栅极。
[0070] 所述栅介质层202的材料可以是Si02、SiON、Hf02、La 203、HfSiON或者HfA102，所 述栅极203的材料可以是多晶硅或金属材料。所述栅极结构的宽度大于或者等于所述凹槽 102 (请参考图2)的宽度，完全覆盖所述阈值调整层103、阻挡层104和本征层105。
[0071] 所述栅极结构下方的本征层105、缓冲层104和阈值调整层103中，通过控制阈值 调整层103中阈值调整离子的浓度来调节晶体管的阈值电压。所述阻挡层105阻挡了阈 值调整层中阈值调整离子向本征层105中扩散，使本征层中没有或只有少量的阈值调整离 子，本征层对载流子的散射作用较弱，所以本征层中载流子的迁移率较高，从而可以提高晶 体管沟道区域内的载流子迁移率，进而提高晶体管的性能。
[0072] 请参考图9,在所述栅介质层202和栅极203侧壁表面形成侧墙204,在所述侧墙 204两侧的半导体衬底内进行形成源极301和漏极302。
[0073] 形成所述源极301和漏极302的具体工艺在此不作赘述。
[0074] 所述源极301和漏极302中掺杂有N型或者P型离子，由于所述阈值调整层103 和阻挡层104位于凹槽侧壁表面，并且掺杂有Ge、Sn或C中的一种或几种离子，可以阻挡所 述源极301和漏极302中的N型或P型离子向沟道区域中进行横向扩散，从而可以改善晶 体管中源漏穿通等短沟道效应，进而提高晶体管的性能。
[0075] 采用上述方法形成的晶体管如图9所示，包括：半导体衬底100 ;位于所述半导体 衬底100内的凹槽，覆盖所述凹槽内壁的阈值调整层103,覆盖所述阈值调整层的阻挡层 104,覆盖所述阻挡层104且填充满所述凹槽的本征层105 ;位于所述阈值调整层103、阻挡 层104和本征层105表面的栅介质层202和位于所述栅介质层表面的栅极203 ;位于所述 栅介质层202和栅极203侧壁表面的侧墙204 ;位于所述侧墙204两侧的半导体衬底内的 源极301和漏极302。
[0076] 所述半导体衬底内还具有位于所述源极301和漏极302两侧的浅沟槽隔离结构 101。
[0077] 所述阈值调整层103为掺杂有阈值调整离子的娃层，厚度为10nm?50nm，阈值调 整离子的浓度为5E17atom/cm3?lE19atom/cm3。在本发明的其他所述例中，所述阈值调整 层103中还掺杂有Ge、Sn或C中的一种或几种扩散阻挡离子，所述扩散阻挡离子的浓度为 lE19atom/cm3 ?L 5E22atom/cm3。
[0078] 所述阻挡层104为掺杂有Ge、Sn或C中的一种或几种离子的娃层，厚度为3nm? 15nm，所述扩散阻挡离子的浓度为lE20atom/cm 3?2. 5E22atom/cm3,本发明的其他实施例 中，所述阻挡层104内也可以掺杂一定低浓度的阈值调节离子，降低阈值调整层103和阻挡 层104中阈值调整离子的浓度差，降低阈值调整层103中的阈值调整离子向阻挡层104内 扩散的速率，所述阻挡层内的阈值调整离子的浓度为5E16atom/cm 3?lE18atom/cm3。
[0079] 所述本征层105的材料为硅、锗、锗硅或砷化镓等未掺杂阈值调整离子的半导体 材料，所述本征层105的厚度为10nm?25nm。
[0080] 本发明的其他实施例中，也可以在所述阈值调整层103表面，仅形成阻挡层或者 本征层。
[0081] 所述晶体管中，阻挡层和本征层中阈值调整离子的浓度较低，具有较高的载流子 迁移率，可以提高晶体管的载流子迁移率，提高晶体管的工作效率，改善短沟道效应。
[0082] 第二实施例
[0083] 请参考图10,提供衬底400,所述衬底400内形成有浅沟槽隔离结构401，位于所述 半导体衬底表面的伪栅结构500,位于所述伪栅结构500两侧的侧墙501，以及位于所述伪 栅结构500两侧的半导体衬底内的源极402和漏极403,以及位于所述半导体衬底400表面 与所述伪栅结构表面齐平的介质层502,所述介质层502的材料可以是氮化硅、氧化硅等介 质材料。
[0084] 具体的，上述结构采用后栅工艺形成，在此不作赘述。所述伪栅结构500的材料为 多晶硅，所述伪栅结构500还可以包括位于所述半导体衬底表面的伪栅介质层。
[0085] 请参考图11，去除所述伪栅结构500,形成开口 503。
[0086] 具体的，可以采用湿法刻蚀或干法刻蚀工艺去除所述伪栅结构500,形成开口 503。所述介质层502和侧墙501作为后续刻蚀半导体衬底400的掩膜层。
[0087] 请参考图12,以所述侧墙501和介质层502作为掩膜，刻蚀所述半导体衬底形成凹 槽 404。
[0088] 具体的，采用干法刻蚀工艺，沿所述开口 503刻蚀半导体衬底400。所述凹槽404 的深度为23nm?90nm。所述凹槽的深度与后续在所述凹槽内形成的阈值调整层和载流子 迁移层的的总高度相同。
[0089] 本实施例中，所述干法刻蚀工艺采用的刻蚀气体为Cl2和HBr，其中Cl 2的流量为 lOOsccm ?200sccm，HBr 的流量为 50sccm ?300sccm。
[0090] 在本发明的其他实施例中，后续可以采用与第一实施例中相同的方法，在所述凹 槽404内依次形成阈值调整层、阻挡层和本征层，然后将所述半导体衬底表面平坦化，再在 所述阈值调整层、阻挡层和本征层表面形成栅极结构。
[0091] 请参考图13,在所述凹槽404内壁表面形成隔离层405。
[0092] 所述隔离层405的材料为氧化硅、氮化硅或氮氧化硅。所述隔离层405的厚度为 2nm ?10nm〇
[0093] 具体的，可以采用氧化或者氮化工艺形成所述隔离层405。本实施例中，所述隔离 层405的材料为氧化硅，采用干法或者湿法氧化工艺形成。
[0094] 在本发明的其他实施例中所述还可以采用化学气相沉积工艺，在所述凹槽404内 壁表面形成所述隔离层405。
[0095] 由于采用氧化或氮化工艺会消耗掉部分凹槽404内壁表面的硅层，使形成的位于 凹槽侧壁表面的隔离层405部分位于侧墙404下方。在后续刻蚀所述隔离层405的过程中， 不会将位于凹槽侧壁表面的隔离层405完全去除。
[0096] 请参考图14,刻蚀所述隔离层405 (请参考图13)，在所述凹槽404侧壁表面形成 隔离侧墙406,所述隔离侧墙406的顶部低于半导体衬底400表面，暴露出所述凹槽404靠 近半导体衬底400表面的部分侧壁。
[0097] 以所述介质层502和侧墙404作为掩膜，刻蚀所述隔离层405,去除所述凹槽404 底部表面的部分隔离层，并通过调节刻蚀的时间，使凹槽404侧壁表面的隔离层的高度下 降，形成隔离侧墙406,所述隔离侧墙406的厚度为2nm?8nm，暴露出部分凹槽404的侧壁。 后续在所述凹槽内形成沟道区域，所述隔离侧墙406可以阻挡源极和漏极内的掺杂离子向 沟槽区域扩散，从而改善晶体管的短沟道效应。
[0098] 并且所述隔离侧墙暴露出凹槽404的部分侧壁，使所述源漏区域和后续形成的沟 道区域互相连通。所述半导体衬底400的表面高于隔离侧墙406顶部5nm?20nm，由于凹 槽404的未被覆盖的侧壁高度较低，所以后续形成的源极402和漏极403内的掺杂离子通 过该未被隔离侧墙覆盖的部分侧壁扩散进入沟道区域内的扩散效率很低。
[0099] 请参考图15,采用选择性外延工艺，在所述凹槽内依次形成阈值调整层406、阻挡 层407和本征层408。
[0100] 由于所述凹槽404 (请参考图14)侧壁表面具有隔离侧墙405,所以采用外延工艺 形成的所述阈值调整层406只能覆盖凹槽404的底部表面。
[0101] 所述阈值调整层406为掺杂有阈值调整离子的娃层，厚度为10nm?50nm，阈值调 整离子的浓度为5E17atom/cm 3?lE19atom/cm3。在本发明的其他所述例中，所述阈值调整 层406中还掺杂有Ge、Sn或C中的一种或几种扩散阻挡离子，所述扩散阻挡离子的浓度为 lE19atom/cm3 ?L 5E22atom/cm3。
[0102] 所述阻挡层407为掺杂有Ge、Sn或C中的一种或几种扩散阻挡离子的硅层，厚度 为3nm?15nm，所述扩散阻挡离子的浓度为lE20atom/cm 3?2. 5E22atom/cm3。本发明的其 他实施例中，所述阻挡层407内也可以掺杂一定低浓度的阈值调节离子，所述阻挡层内的 阈值调整离子的浓度为5E16atom/cm 3?lE18atom/cm3。掺杂低浓度的阈值调整离子，可以 降低阈值调整层406和阻挡层407中阈值调整离子的浓度差，从而减小阈值调整层406中 的阈值调整离子向阻挡层407内扩散的速率。
[0103] 所述本征层408的材料为硅、锗、锗硅或砷化镓等未掺杂阈值调整离子的半导体 材料，所述本征层408的厚度为10nm?25nm。在本发明的其他实施例中，所述本征层408 内还具有扩散阻挡离子，所述扩散阻挡离子为Ge、C或Sn中的一种或几种离子，所述本征层 中扩散阻挡离子的惨杂浓度为lE19atom/cm 3?lE22/cm3atom/cm3。
[0104] 所述阻挡层407中由于掺杂了 Ge、Sn或C中的一种或几种离子，降低了阻挡层407 中的间隙式缺陷，从而可以阻挡阈值调整层中的阈值调整离子的扩散。载流子从源极通过 凹槽404未被隔离侧墙405覆盖的侧壁进入本征层中，再通过另一侧未被隔离侧墙405覆 盖的侧壁进入漏极。由于本征层408中阈值调整离子的掺杂浓度较低或为零，所以载流子 在所述本征层408中的迁移率较高，所以载流子基本集中在本征层408中。并且所述阻挡 层407中阈值调整离子的浓度也低于阈值调整层406中阈值调整离子的浓度，载流子即便 进入阻挡层407中，也会具有较高的迁移率。所述阻挡层407和本征层408作为载流子迁 移层，能有效提高晶体管的载流子迁移率，改善晶体管的短沟道效应。
[0105] 本发明的其他实施例中，也可以在所述阈值调整层406表面，仅形成阻挡层407或 者本征层408作为载流子迁移层。
[0106] 形成所述本征层408之后，还可以对所述本征层408表面进行等离子体处理。所 述等离子体处理的等离子体源可以是H 2、N2、Ar或&中的一种或几种气体。本实施例中，所 述等离子体处理采用的气体源是Ar。
[0107] 由于外延形成的本征层408表面的娃原子具有不饱和的悬挂键，具有较高的自由 能，平整性较差。通过等离子体处理，上述气体等离子体化后可以饱和上述本征层408表面 的悬挂键，形成Si-H、Si-N、Si-Ar或Si-F等化学键，释放多余的表面自由能，使表面硅原子 的排列趋向更稳定的低能状态，减少本征层408表面的缺陷，从而使本征层408表面更加平 整，提高后续在所述本征层408表面形成的栅介质层的质量。
[0108] 请参考图16,形成覆盖所述本征层408的栅介质材料层600,所述栅介质材料层 600覆盖开口 503 (请参考图15)的侧壁以及介质层502的表面；形成覆盖所述栅介质材料 层600的栅极材料层601，所述栅极材料层填充满开口 503 (请参考图15)。
[0109] 所述栅介质层材料层600的材料可以是Si02、SiON、Hf02、La 203、HfSiON或者 HfA102，所述栅极材料层203的材料可以是多晶硅或金属材料。
[0110] 请参考图17,以所述介质层502为研磨停止层，采用化学机械研磨工艺，去除位于 介质层502表面的部分栅介质材料层和栅极材料层，形成栅介质层602和栅极601。
[0111] 所述栅介质层602下方的本征层408、阻挡层407和阈值调整层406中，通过控制 阈值调整层406中阈值调整离子的浓度来调节晶体管的阈值电压。所述阻挡层407阻挡了 阈值调整层406中的阈值调整离子向本征层408中扩散，使本征层408中没有或只有少量 的阈值调整离子。而所述晶体管沟道区域的载流子主要在本征层408内流动，所述本征层 408对载流子的散射作用较弱，载流子具有较高的迁移率，从而提高晶体管的载流子迁移 率。
[0112] 并且，由于所述阻挡层中掺杂了 Ge或C等离子，可以对其上方的本征层408产生 应力作用，从而进一步提高本征层408中载流子的迁移率。
[0113] 如果待形成晶体管为NM0S晶体管，所述NM0S晶体管的载流子为电子。所述阻挡 层407中掺杂C，在所述阻挡层407中形成SiC晶体，在所述阻挡层407中产生向内的压缩 应力，由于所述本征层形成在所述阻挡层407表面，所以所述本征层408会受到阻挡层产生 的压缩应力作用，从而提高所述阻挡层407和本征层408内的电子的迁移率，进一步提高晶 体管的性能。
[0114] 如果待形成晶体管为PM0S晶体管，所述PM0S晶体管的载流子为空穴。所述阻挡 层407中掺杂Ge，在所述阻挡层407中形成SiGe晶体，在所述阻挡层407中会产生向外的 拉伸应力，由于所述本征层408形成在所述阻挡层407表面，所以所述本征层408会受到阻 挡层407产生的拉伸应力作用，从而提高所述阻挡层407和本征层408内的空穴的迁移率， 进一步提高晶体管的性能。
[0115] 采用上述方法形成的晶体管如图17所示，包括：半导体衬底400 ;位于所述半导 体衬底400内的凹槽，覆盖所述凹槽部分侧壁的隔离侧墙405,位于所述凹槽底部表面的阈 值调整层406,覆盖所述阈值调整层的阻挡层407,覆盖所述阻挡层407且填充满所述凹槽 的本征层408 ;位于所述本征层408表面的栅介质层602和位于所述栅介质层表面的栅极 603 ;位于所述栅介质层602和栅极603两侧的侧墙501 ;位于所述侧墙203两侧的半导体 衬底内的源极402和漏极403 ;位于所述半导体衬底400表面的介质层502,所述介质层502 的表面与栅极603的表面齐平。
[0116] 所述半导体衬底内还具有位于所述源极402和漏极403两侧的浅沟槽隔离结构 401。
[0117] 所述阈值调整层406为掺杂有阈值调整离子的娃层，厚度为10nm?50nm，阈值调 整离子的浓度为5E17atom/cm 3?lE19atom/cm3。在本发明的其他所述例中，所述阈值调整 层406中还掺杂有Ge、Sn或C中的一种或几种离子，所述扩散阻挡离子的浓度为lE19atom/ cm3 ?L 5E22atom/cm3。
[0118] 所述阻挡层407为掺杂有Ge、Sn或C中的一种或几种扩散阻挡离子的硅层，厚度 为3nm?15nm，所述扩散阻挡离子的浓度为lE20atom/cm 3?2. 5E22atom/cm3。本发明的其 他实施例中，所述阻挡层407内也可以掺杂一定低浓度的阈值调节离子，所述阻挡层内的 阈值调整离子的浓度为5E16atom/cm 3?lE18atom/cm3,在阻挡层中掺杂一定低浓度的阈值 调节离子降低阈值调整层406和阻挡层407中阈值调整离子的浓度差，降低阈值调整层406 中的阈值调整离子向阻挡层407内扩散的速率。
[0119] 所述本征层的材408锗硅或砷化镓等未掺杂阈值调整离子的半导体材料，所述本 征层408的厚度为10nm?25nm。在本发明的其他实施例中，所述本征层中也可以掺杂一定 浓度的扩散阻挡离子，所述扩散阻挡离子为Ge、C或Sn中的一种或几种离子，所述本征层中 扩散阻挡离子的掺杂浓度为lE19atom/cm 3?lE22atom/cm3。
[0120] 本发明的其他实施例中，也可以在所述阈值调整层406表面，单独形成阻挡层或 者本征层，作为载流子迁移层。
[0121] 所述晶体管中，阻挡层和本征层中阈值调整离子的浓度较低，具有较高的载流子 迁移率，可以提高晶体管的载流子迁移率，提高晶体管的工作效率，改善短沟道效应。并且， 所述隔离侧墙可以阻挡源极和漏极内的掺杂离子向沟道区域扩散，避免源漏穿通，从而提 1?晶体管的性能。
[0122] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种晶体管的形成方法，其特征在于，包括： 提供半导体衬底； 刻蚀所述半导体衬底，在所述半导体衬底内形成凹槽； 在所述凹槽内依次外延形成阈值调整层和载流子迁移层，所述载流子迁移层和阈值调 整层填充满所述凹槽，所述阈值调整层内掺杂有阈值调整离子，所述载流子迁移层中阈值 调整离子的掺杂浓度小于阈值调整层中的阈值调整离子的掺杂浓度； 在所述凹槽上方形成栅极结构。
2. 根据权利要求1所述的晶体管的形成方法，其特征在于，在形成所述阈值调整层之 前，在所述凹槽侧壁表面形成隔离侧墙，所述隔离侧墙顶部低于半导体衬底的表面，暴露出 所述凹槽靠近半导体衬底表面的部分侧壁。
3. 根据权利要求2所述的晶体管的形成方法，其特征在于，所述隔离侧墙的厚度为 2nm ?8nm〇
4. 根据权利要求2所述的晶体管的形成方法，其特征在于，所述半导体衬底的表面高 于隔离侧墙顶部5nm?20nm。
5. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述阈值调整层的厚度为 10nm ?50nm〇
6. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述阈值调整离子为硼、 铟、磷或砷中的一种或几种。
7. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述阈值调整层中的阈值 调整离子的浓度为5E17atom/cm3?lE19atom/cm 3。
8. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述阈值调整层内还具有 扩散阻挡离子，所述扩散阻挡离子为Ge、C或Sn中的一种或几种离子，所述阈值调整层中扩 散阻挡离子的惨杂浓度为lE19atom/cm 3?1. 5E22atom/cm3。
9. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述载流子迁移层包括位 于阈值调整层表面的阻挡层。
10. 根据权利要求9所述的晶体管的形成方法，其特征在于，所述阻挡层的厚度为 3nm ?15nm〇
11. 根据权利要求9所述的晶体管的形成方法，其特征在于，所述阻挡层的材料为硅， 并且所述阻挡层内还具有扩散阻挡离子，所述扩散阻挡离子为Ge、C或Sn中的一种或几种 离子，所述阻挡层中扩散阻挡离子的掺杂浓度为lE20atom/cm 3?2. 5E22atom/cm3。
12. 根据权利要求9所述的晶体管的形成方法，其特征在于，所述阻挡层内掺杂有阈值 调整离子，所述阻挡层内的阈值调整离子的浓度小于阈值调整层内阈值调整离子的浓度， 所述阻挡层内的阈值调整离子的浓度为5E16atom/cm 3?lE18atom/cm3。
13. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述载流子迁移层包括位 于所述阈值调整层表面的本征层。
14. 根据权利要求13所述的晶体管的形成方法，其特征在于，所述本征层的厚度为 10nm ?25nm〇
15. 根据权利要求13所述的晶体管的形成方法，其特征在于，所述本征层的材料为硅。
16. 根据权利要求13所述的晶体管的形成方法，其特征在于，所述本征层内还具有扩 散阻挡离子，所述扩散阻挡离子为Ge、C或Sn中的一种或几种离子，所述本征层中扩散阻挡 离子的惨杂浓度为 lE19atom/cm3 ?lE22/cm3atom/cm3。
17. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述载流子迁移层包括位 于阈值调整层表面的阻挡层和位于所述阻挡层表面的本征层。
18. 根据权利要求1所述的晶体管的形成方法，其特征在于，还包括，对所述载流子迁 移层表面进行等离子体处理。
19. 根据权利要求18所述的晶体管的形成方法，其特征在于，所述等离子体处理的等 离子体源为N2、Ar、F 2或4中的一种或多种气体。
20. -种晶体管，其特征在于，所述晶体管采用权利要求1至19所述的任意一项权利要 求所述的晶体管的形成方法所形成，包括： 半导体衬底； 位于所述半导体衬底内的凹槽； 位于所述凹槽内的阈值调整层和位于所述阈值调整层表面的载流子迁移层，所述阈值 调整层和载流子迁移层填充满所述凹槽，所述阈值调整层内掺杂有阈值调整离子，所述载 流子迁移层中阈值调整离子的掺杂浓度小于阈值调整层中的阈值调整离子的掺杂浓度； 位于所述凹槽上方的栅极结构。
【文档编号】H01L21/336GK104124170SQ201310157798
【公开日】2014年10月29日 申请日期:2013年4月28日 优先权日:2013年4月28日
【发明者】赵猛 申请人:中芯国际集成电路制造(上海)有限公司