芯片封装和用于制造芯片封装的方法与流程

各种实施例一般地涉及芯片封装和用于制造芯片封装的方法。

背景技术：
在半导体组件装配的领域中，可以串行地执行芯片到线框架的连接和线键合工艺。这些工艺是非常成本集约的。生产具有许多焊盘和许多线连接的小的芯片或组件可以占装配工艺价值的高达90%。用于半导体组件的制造工艺通常可以在两个部分中进行。如图1所示，在第一部分中，可以在未加工的硅晶圆上生产芯片（在110中）。其中，可以并行地制造许多芯片（高达每晶圆100000个）（在110、120中）。在第二部分中，可以切割硅片例如硅晶圆，并且随后，在例如管芯附接工艺中（在130中），独立的芯片可以被构造成芯片封装。以顺序工艺执行例如线键合（在140中）的最后的工艺步骤中的一个。例如，管芯可以一次一个地和/或接连地（即串行地）进行线键合。此外，管芯可以例如一次一个地和/或串行地独立成型（在150中）。单独地和/或串行地加工管芯，即特别是在后端工艺中具有很多顺序工艺，可能产生非常高的成本。除了对于串行工艺的成本之外，可能由于多个电气测试而进一步出现附加成本。此外，供应链的中断可能进一步增加逻辑复杂度。

技术实现要素：
各种实施例提供了一种用于制造芯片封装的方法，该方法包括：保持包括多个管芯的载体；通过从载体移除在多个管芯之间的载体的一个或多个部分来形成多个管芯之间的分离；在多个管芯之间的移除的一个或多个部分中形成封装材料；以及通过封装材料使管芯分离。附图说明在附图中，在不同的视图中，相似的附图标记通常指相同的部分。附图不必按比例绘制，而是一般重点放在图示本发明的原理。在下面的描述中，参考以下附图来描述本发明的各种实施例，在附图中：图1示出了标准供应链示图；图2示出了根据实施例的供应链的示图；图3示出了根据实施例的用于制造芯片封装的方法；图4A至图4E示出了根据实施例的用于制造芯片封装的方法；图5A至图5F示出了根据实施例的用于制造芯片封装的方法；图6示出了根据实施例的用于制造芯片封装的方法；图7示出了根据实施例的芯片封装。具体实施方式下面的详细描述涉及附图，附图通过图示的方式示出了其中可以实践本发明的特定细节和实施例。这里，词语“示例性”用于指“用作示例、实例或说明”。这里描述为“示例性”的任何实施例或设计不必被解释为比其他实施例或设计优选或有利。这里，关于在侧面或表面“上”形成的沉积材料所使用的词语“在...上”可以用于意指沉积的材料可以“直接”形成在所暗示的侧面或表面上，例如与所暗示的侧面或表面直接接触。这里，关于在侧面或表面“上”形成的沉积材料所使用的词语“在...上”可以用于意指沉积的材料可以“间接”形成在所暗示的侧面或表面上，其中一个或多个附加层被布置在所暗示的侧面或表面与沉积的材料之间。各种实施例提供了用于制造芯片封装的方法，其中可以例如在生产最终芯片封装之前不独立化芯片的情况下，在硅晶圆上执行所有工艺中的一个或多个。各种实施例提供了用于制造芯片封装的方法，在该方法中可以消除单一工艺，即其中各个芯片和/或器件可以彼此独立地且分离地被加工的单一工艺。可以使用在晶圆制造工艺中所使用的典型工艺。可以在净室空气中执行整个工作流程的执行，使得可实现关于缺陷密度的高要求。各种实施例提供了用于制造芯片封装的方法，其中可以在晶圆级执行在壳体内对超薄半导体组件的完整生产（见图2，工艺210至240）。换言之，整个制造工艺，例如晶圆准备（210中）、管芯形成和前端工艺（220中）、芯片互连（230中）以及管芯成型（240中）可以用硅制造设备来进行，其中能够在晶圆级进行并行工艺。并行工艺可以被理解为意味着，作为每个管芯被分离和/或其中可以一次一个地和/或接连地在每个管芯上执行工艺的替代，可以例如以分批工艺例如同时在多个管芯上一起执行工艺，例如工艺210到240中的每一个。具体地，可以在硅上立即实现具有电磁屏蔽的附加功能的与芯片顶侧的接触和布线金属化。该方法可以用于具有或不具有背面金属化的组件。图3示出了根据实施例的用于制造芯片封装的方法300。方法300可包括：保持包括多个管芯的载体（310中）；通过从载体移除在多个管芯之间的载体的一个或多个部分来形成在多个管芯之间的分离（320中）；在多个管芯之间的移除的一个或多个部分中形成封装材料（330中）；以及通过封装材料来使管芯分离（340中）。图4示出了根据实施例的用于制造芯片封装的方法400。载体402可以包括半导体晶圆，例如未加工的半导体晶圆。晶圆衬底可以包括下述材料组中的至少一个，该材料组包括：硅、锗、III到V族材料、聚合物。根据一个实施例，晶圆衬底可以包括掺杂或未掺杂的硅。根据另一实施例，晶圆衬底可以包括绝缘体上硅SOI晶圆。根据实施例，晶圆衬底可以包括半导体化合物材料，例如砷化镓（GaAs）、磷化铟（InP）。根据实施例，晶圆衬底可以包括四元半导体化合物材料，例如砷化铟镓（InGaAs）。例如晶圆衬底的载体402可以具有范围从约250μm到约950μm，例如从约300μm到约750μm，例如从约400μm到约650μm的厚度tw（从顶侧到底侧）。晶圆可以具有范围从约25mm到约450mm，例如约100mm到约350mm，例如约200mm到约300mm的直径。可以在前端工艺中在管芯内形成一个或多个电子电路，例如在半导体晶圆的前侧上形成一个或多个电子电路。前端工艺可以包括前端线（FEOL）工艺，其中工艺可以被执行为形成半导体器件的有源电气组件，例如形成源区，例如形成漏区，例如形成沟道区。前端工艺可以正常在载体顶侧412执行，其中可以在载体顶侧412形成一个或多个电子电路4131、4132、4133...413n。FEOL工艺之后可以是后端线BEOL工艺，其中例如布线的金属化可以被形成为电连接半导体器件的有源电子组件。在FEOL和BEOL工艺之后，载体402可以包括半导体晶圆，并且可以包括许多半导体管芯，例如在半导体晶圆中所形成的多个管芯4041、4042、4043...404n。包括多个管芯的载体402在图4A中被示出为包括两个管芯4041和4042。然而，多个管芯不限于两个管芯，并且可以包括一个或多个管芯，例如，二、三、四、五、六、七、八、九、十个或甚至更多管芯，诸如数十、数百或数千个管芯。管芯中的每一个都可以被称作芯片，例如半导体芯片。每个管芯4041、4042，例如每个半导体芯片，可以包括例如晶圆衬底的载体402的至少一部分。在FEOL和BEOL工艺之后，可以在载体顶侧412上，即直接在载体顶侧412上形成钝化层408（换言之，钝化层408可以被形成为与载体顶侧412物理接触）。钝化层408可以具有范围从约20nm到约20μm，例如从约50nm到约10μm，例如从约1μm到5μm的厚度tp。可以贯穿钝化层408和/或在钝化层408上，即在载体顶侧412上形成一个或多个接触焊盘4141、4142、4143、4144...414n或电触点。可以理解，在载体顶侧412形成的一个或多个电子电路4131、4132、4133...413n可以布置在限定的管芯区4041、4042、4043...404n内。可以由钝化层408共同保持多个管芯4041、4042、4043...404n。在管芯区之间的区域，例如在多个管芯4041、4042、4043...404n之间的区域，例如在相邻的管芯之间的区域，可以包括过剩区422，过剩区422对于管芯的运行来说不是必要的。在多个管芯4041、4042、4043...404n之间的过剩区422可以称作划片区。通常，划片区可以用作切割区，并且可以被切割或切开以使管芯分离，例如使管芯彼此独立化。然而，根据各种实施例，可以避免这些切割和切开晶圆以使管芯分离的方法。为了形成一个或多个接触焊盘4141、4142、4143、4144...414n或电触点，首先，可以贯穿钝化层408，例如在每个管芯区域内，形成一个或多个通孔。随后，导电材料可以形成，例如沉积在一个或多个通孔中，其中导电材料可以电气地接触管芯，例如在管芯区域中所形成的电子电路。通常，每个管芯4041，例如每个管芯区域，可以包括在管芯内，例如在管芯顶侧4061所形成的一个或多个电子电路。此外，每个管芯4041，例如每个管芯区域，可以包括在管芯顶侧4061上形成的钝化层、以及贯穿钝化层所形成的一个或多个通孔。每个管芯4041可以进一步包括在一个或多个通孔中形成的导电材料、以及与导电材料电连接的一个或多个接触焊盘4141。因为可以以分批工艺制造载体402和载体402中的多个管芯4041、4042、4043...404n，所以可以理解，可以例如通过以并行工艺来贯穿钝化层形成一个或多个通孔并且在一个或多个通孔中形成导电材料，来在顶侧4061、4062、4063、4064...406n上形成一个或多个接触焊盘4141、4142、4143、4144...414n或电触点。在共同工艺，例如并行工艺中，一个或多个接触焊盘4141、4142、4143、4144...414n可以电连接到多个管芯4041、4042、4043...404n。还可以理解，还可以在限定的管芯区4041、4042、4043...404n内形成一个或多个接触焊盘4141、4142、4143、4144...414n，并且因此，每个管芯，例如每个管芯区4041，可以包括在管芯顶侧4061处形成的一个或多个电子电路4131和一个或多个接触焊盘4141。载体402可以包括多个管芯4041、4042、4043...404n，其中每个管芯4041、4042、4043...404n可以包括管芯区，该管芯区包括在管芯顶侧4061、4062、4063、4064...406n处形成的一个或多个电子电路。顶侧4061、4062、4063、4064...406n可以面对与底侧4161、4162、4163、4164...416n所面对的方向基本上相反的方向。底侧4161、4162、4163、4164...416n可以被理解为指通常可以没有金属化或者接触焊盘或电触点的多个管芯4041、4042、4043...404n的一侧。然而，关于功率半导体器件，底侧4161、4162、4163、4164...416n可以设置有在底侧上形成的后部触点，其中可以支持在管芯的顶侧和管芯的底侧之间的垂直电流流动。多个管芯4041、4042、4043...404n的底侧4161、4162、4163、4164...416n可以在与载体底侧418的相同侧上形成。顶侧4061、4062、4063、4064...406n还可以被称为多个管芯4041、4042、4043...404n的“第一侧”、“前侧”或“上侧”。术语“顶侧”、“第一侧”、“前侧”或“上侧”在下文中可以可互换地进行使用。底侧4161、4162、4163、4164...416n还可以被称成多个管芯4041、4042、4043...404n的“第二侧”或“后侧”。术语“第二侧”、“后侧”或“底侧”在下文中可以可互换地使用。可以例如从第一侧，例如从载体402的顶侧412，保持包括多个管芯4041、4042、4043...404n的载体402。可以理解，载体顶侧412可包括多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n。在420中，可以在例如载体402的一侧412的一侧上沉积粘结材料424，并且载体402和多个管芯4041、4042、4043...404n可以经由粘结材料424粘结到支撑结构426。可以在载体顶侧412上沉积粘结材料424，其中可以在多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n上形成的一个或多个顶侧导电焊盘4141、4142、4143、4144...414n上形成粘结材料424。粘结材料424可以具有范围从约0.5μm到约10μm，例如从约1μm到约10μm，例如从约2μm到约5μm的厚度ta。支撑结构426可以包括下述材料组中的至少一个，该组包括：塑料、玻璃、硅，例如支撑材料426可以包括例如塑料晶圆、例如玻璃晶圆、例如硅晶圆。通常可以由粘结材料424来保持多个管芯4041、4042、4043...404n。支撑结构426可以提供基本上平整的支撑结构，在该支撑结构上可以保持载体402并且多个管芯4041、4042、4043...404n可以粘结到该支撑结构。可以从第一侧，即多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n，保持多个管芯4041、4042、4043...404n。随后，可以从载体第二侧418执行对载体402的减薄，其中第二载体侧面对与第一载体侧，即载体顶侧412，所面对的方向相反的方向。换言之，可以通过从与所保持的一侧412相反的载体402的一侧418移除多个管芯4041、4042、4043...404n的一个或多个区域422来执行对载体402的减薄。对载体402的减薄可以包括执行研磨和/或等离子蚀刻和/或化学蚀刻来对载体402进行减薄。当对载体402进行减薄时，还可以对多个管芯4041、4042、4043...404n进行减薄。可以执行其中多个管芯和/或载体的上下厚度可以被减少到小于100μm的厚度tt的减薄。厚度tt的范围可以从约5μm到约400μm，例如约20μm到约100μm，例如约30μm到约80μm。换言之，可以通过分批研磨工艺来形成超薄芯片。对载体402的减薄可以被执行为使得后侧418基本上是平面的，例如平整的。换言之，在减薄工艺之后，多个管芯4041、4042、4043...404n的底侧4161、4162、4163、4164...416n也可以基本上是平面的，例如平整的。还可以理解，减薄的多个管芯4041、4042、4043...404n可以具有彼此类似的厚度。到目前为止，多个管芯4041、4042、4043...404n通常可以经由载体402来保持。换言之，多个管芯4041、4042、4043...404n仍然可以形成载体402的一部分。随后，可以通过从载体402移除在多个管芯4041、4042、4043...404n之间的载体402的一个或多个部分422来形成多个管芯4041、4042、4043...404n之间的分离。分离可以在多个管芯4041、4042、4043...404n仍然通过粘结材料424、钝化层408和/或支撑结构426中的至少一个保持在其顶侧4061、4062、4063、4064...406n的同时发生。掩模工艺，例如沉积光致抗蚀剂掩模，可以用来保护，例如屏蔽，多个管芯4041、4042、4043...404n免受划片移除工艺的影响，并且使一个或多个部分422即划片区暴露于移除工艺。可以使用等离子蚀刻工艺和/或化学蚀刻工艺来选择性地移除在多个管芯4041、4042、4043...404n之间的载体402的一个或多个部分422。一旦划片区422被移除，就可以在多个管芯4041、4042、4043...404n之间，例如在如4041的至少一个管芯和如4042的至少一个相邻管芯之间留下移除的一个或多个部分428，例如分离空间。例如，因为划片区被移除，所以多个管芯4041、4042、4043...404n可以彼此分离。然而，多个管芯4041、4042、4043...404n可以仍然通过粘结材料424和/或钝化层408和/或支撑结构426中的至少一个来共同保持。在430中，在多个管芯4041、4042、4043...404n之间的移除的一个或多个部分428中形成封装材料434之前，可以在多个管芯的第二侧，例如底侧4161、4162、4163、4164...416n上，沉积导电层432。在多个管芯4041、4042、4043...404n之间的移除的一个或多个部分428中形成封装材料434之前，可以在多个管芯4041、4042、4043...404n的一个或多个侧壁4361、4362、4363...436n上沉积导电层432。多个管芯4041、4042、4043...404n的一个或多个侧壁4361、4362可以包括多个管芯4041、4042、4043...404n的在管芯顶侧4061、4062、4063、4064...406n和管芯底侧4161、4162、4163、4164...416n之间延伸的侧。导电层432，例如在管芯4061的底侧4161上沉积的导电层432的部分4321，可以电连接到在管芯4061的底侧4161上形成的接触焊盘4381。类似地，导电层432，例如在管芯4062的底侧4162上沉积的导电层432的部分4322，可以电连接到在管芯4062的底侧4162上形成的接触焊盘4382，并且对于一个或多个或全部管芯也诸如此类。接触焊盘4381可以包括用于在管芯中所形成的一个或多个电子电路的电触点，例如用于功率半导体器件的漏区。根据实施例，管芯4061中形成的一个或多个电子电路可以包括功率晶体管，该功率晶体管可以包括管芯顶侧4061上的一个或多个接触焊盘4141，一个或多个接触焊盘4141与例如管芯顶侧4061的第一源/漏区和/或栅极区电连接，并且进一步与在管芯底侧4161上形成的接触焊盘4381电接触，其中接触焊盘4381可以与例如第二源/漏区电连接。可以理解，导电层432还可以包括在多个管芯4041、4042之间的钝化层408上，例如从载体402的后侧418沉积的导电层的一个或多个部分432r。导电层432r的该一个或多个部分可以保留在最终芯片封装中。替代地，如方法500中所描述的，导电层432r的该一个或多个部分可以从最终芯片封装中移除。可以理解，方法400可以不仅仅限于制造功率半导体芯片的芯片封装，还可以用于低功率半导体芯片，例如能够承载高达100V到150V的器件，例如用于半导体逻辑器件，诸如专用集成电路ASIC、现场可编程门阵列FPGA、可编程处理器诸如微处理器、驱动器、控制器、传感器。在这些情况下，底侧触点可能并不是必要的，并且不需要执行沉积导电层432。可以理解，多个管芯4041、4042、4043...404n中的至少一个管芯可以包括功率半导体器件，其中功率半导体器件能够承载高达大约600V的电压。可以理解，多个管芯4041、4042、4043...404n中的至少一个管芯可以包括功率半导体芯片，其中功率半导体芯片可以包括下述组中的至少一个功率半导体器件，该组包括：功率晶体管、功率MOS晶体管、功率双极型晶体管、功率场效应晶体管、功率绝缘栅双极型晶体管、晶闸管、MOS控制晶闸管、硅控制整流器、功率肖基特二极管、碳化硅二极管、氮化镓器件。导电层432可以包括下述材料组中的至少一个，该组包括：铜、镍、铁、银、金、钯、铝、钨。导电层432可以具有范围从约0.5μm到约5μm，例如从约1μm到约4μm的厚度tec。封装材料434可以在导电层432上形成。可以通过压缩成型来沉积封装材料434。替代地，可以通过旋转涂布来沉积封装材料434。可以在导电层432上直接形成封装材料434。封装材料434可以在第二侧上形成，例如在多个管芯4041、4042、4043...404n的底侧4161、4162、4163、4164...416n上形成，第二侧4161、4162、4163、4164...416n面对与第一侧4061、4062、4063、4064...406n所面对的方向相反的方向。封装材料434可以在多个管芯4041、4042、4043...404n之间的移除的一个或多个部分428中形成。封装材料434可以在移除的一个或多个部分428中的导电层432上形成和/或在多个管芯4041、4042、4043...404n的底侧4161、4162、4163、4164...416n上形成。封装材料434可以在多个管芯4041、4042、4043...404n之间的移除的一个或多个部分428中的多个管芯4041、4042、4043...404n的一个或多个侧壁4361、4362、4363...436n上形成，并且在多个管芯4041、4042、4043...404n的第二侧4161、4162、4163、4164...416n上的导电层432上形成。封装材料434可以具有范围从约50μm到约200μm，例如从约70μm到约180μm，例如从约100μm到约150μm的厚度tc。封装材料434可以用作包围和/或保护多个管芯4041、4042、4043...404n的至少底侧4161、4162、4163、4164...416n的封装材料。此外，封装材料434可以用作支撑载体，该支撑载体进一步将多个管芯4041、4042、4043...404n共同保持在单个支持载体中。因此，可以不必单独地处理多个管芯4041、4042、4043...404n。封装材料434可以包括下述材料组中的至少一个，该组包括：填充的或未经填充的环氧树脂、预浸渍的复合纤维、强化纤维、层压板、成型材料、热固材料、热塑材料、填充物粒子、强化纤维层压板、强化纤维聚合物层压板、具有填充物粒子的强化纤维聚合物层压板。随后，在440中，在多个管芯4041、4042、4043...404n之间的移除的一个或多个部分428中形成封装材料434之后，可以使包括多个管芯4041、4042、4043...404n的载体402从支撑结构426中释放。因为钝化层408和/或封装材料434中的至少一个可以仍然共同地保持多个管芯4041、4042、4043...404n，所以可以进一步移除支撑结构426和/或粘结材料424。如440中所示，电绝缘层442可以在第一侧上形成，例如在多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n上形成，例如在多个管芯4041、4042、4043...404n中的至少一个上形成。电绝缘层442可以具有范围从约0.5μm到约5μm，例如从约1μm到约4μm的厚度tc。一个或多个通孔4431、4432、4433...443n可以形成贯穿电绝缘层442、在例如多个管芯4041、4042、4043...404n中的至少一个4041的顶侧4061的第一侧上和/或贯穿钝化层408。一个或多个通孔的形成可以被执行为使得可以从前侧，例如多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n，暴露部分导电层432。一个或多个电互连4441、4442、4443...444n可以沉积在一个或多个通孔4431、4432、4433...443n内。可以在多个管芯4041、4042、4043...404n上执行该工艺。在一个或多个通孔4431、4432、4433...443n内沉积一个或多个电互连4441、4442、4443...444n可以包括用导电材料填充一个或多个通孔4431、4432、4433...443n。一个或多个电互连4441、4442、4443...444n可以电连接到多个管芯4041、4042、4043...404n中的至少一个。例如，一个或多个电互连4441可以电连接到管芯4041，例如连接到在例如多个管芯4041、4042、4043...404n中的管芯4041的至少一个管芯的顶侧4061上形成的一个或多个顶侧导电焊盘4141。例如，一个或多个电互连4442可以电连接到管芯4042，例如连接到在多个管芯4041、4042、4043...404n的管芯4042的顶侧4062上形成的一个或多个顶侧导电焊盘4142，并且对于一个或多个或全部管芯也诸如此类。作为在通孔内沉积一个或多个电互连4441、4442、4443...444n的结果，可以形成底侧416到顶侧406的电互连。至少一个电互连4441可以电连接到在第二侧上沉积的导电层4321，第二侧例如为多个管芯4041、4042、4043...404n的底侧4161。例如，至少一个电互连4442可以电连接到在例如多个管芯4041、4042、4043...404n的底侧4162的第二侧上沉积的导电层4322，并且对于一个或多个或全部管芯也诸如此类。可以理解，一个或多个电互连4441、4442、4443...444n中的每一个可以各自进一步包括在电绝缘材料442上形成的至少一个导电部分4461、4462、4463...446n。导电部分4461、4462、4463...446n可以被称为重分布层，其可以电连接到一个或多个顶侧接触焊盘4141、4142、4143、4144...414n并且可以使接触焊盘的空间布局重新结构化。随后，如450中所示，另一封装材料4481、4482、4483、4484...448n可以沉积在多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n上。另一封装材料4481、4482、4483、4484...448n可以用于使芯片封装的顶侧平坦化。随后，可以通过封装材料434使管芯分离。这可以通过切开在多个管芯4041、4042、4043...404n之间，例如在如管芯4041的至少一个管芯和至少一个相邻管芯例如4042之间的例如分离空间的一个或多个部分428中的封装材料434来执行。通过多个管芯4041、4042、4043...404n之间的例如分离空间的一个或多个部分428中的电绝缘层442和封装材料434来使多个管芯4041、4042、4043...404n分离。因此，独立芯片封装4011、4012、4013...401n可以彼此分离。根据一个实施例，例如封装4011的每个芯片封装可以包括：芯片，例如管芯4041；在芯片前侧4061上形成的钝化层4081，芯片前侧4061包括一个或多个电焊盘4141；在芯片4041的芯片后侧4161上以及至少一个侧壁4361上形成的导电层4321；在导电层4321上形成的封装材料434；贯穿钝化层4081形成的至少一个通孔4431；以及在通孔4431内形成的导电材料4441；其中通孔4431中的导电材料4441可以电连接到导电层4321。根据实施例，例如芯片封装4011的每个芯片封装可以进一步包括在钝化层4081上形成的电绝缘层4421，并且其中，可以贯穿钝化层4081和电绝缘层4421形成至少一个通孔4431。图5示出根据实施例的用于制造芯片封装的方法500。方法500示出了用于将一个或多个电互连4441、4442、4443...444n电连接到在第二侧上沉积的导电层432的一系列工艺，第二侧例如为多个管芯4041、4042的底侧4161、4162、4163、4164...416n。方法500可以包括已经关于方法400描述的一个或多个或所有工艺。方法500可以包括已经关于方法400描述的一个或多个或所有工艺410、420、430、440、450。方法500可以进一步包括一个或多个中间工艺，该中间工艺可以在工艺440和450之间执行和/或包括工艺440和450。在510中，与工艺440类似，在多个管芯4041、4042、4043...404n之间的移除的一个或多个部分428中形成封装材料434之后，可以使包括多个管芯4041、4042、4043...404n的载体从支撑材料426释放。因为可以由钝化层408和/或封装材料434中的至少一个共同地保持多个管芯4041、4042、4043...404n，所以可以进一步移除支撑结构426和/或粘结材料424。图5A示出了移除了支撑结构426和粘结材料424的包括多个管芯4041、4042、4043...404n的载体402。可以从载体前侧412选择性地移除，例如化学蚀刻和/或等离子蚀刻，钝化层408的一个或多个部分552。此外，可以以相同工艺或以单独的工艺来从载体前侧412移除，例如化学蚀刻和/或等离子蚀刻，导电层432的一个或多个部分432r。钝化层408的移除的一个或多个部分552以及导电层432的移除的一个或多个部分432r可以位于多个管芯4041、4042、4043...404n之间，例如位于如4041的至少一个管芯和如4042的至少一个相邻管芯之间。如在520中所示，对多个管芯4041、4042、4043...404n之间的导电层432的一个或多个部分432r以及钝化层408的一个或多个部分552的移除可以使得从前侧412暴露多个管芯4041、4042、4043...404n之间的封装材料434。在530中，电绝缘层442可以在例如多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n的第一侧上形成，例如在多个管芯4041、4042、4043...404n中的至少一个上形成，如已经关于方法400中的工艺440所描述的。可以在钝化层408的移除的一个或多个部分552以及导电层432的移除的一个或多个部分432r中进一步形成电绝缘层442。电绝缘层442可以覆盖载体402的顶侧412以及多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n。在540中，一个或多个通孔4431、4432、4433...443n可以贯穿电绝缘层442形成在例如多个管芯4041、4042、4043...404n中的至少一个4041的顶侧4061的第一侧和/或钝化层408上，如已经关于方法400的工艺440所描述的。一个或多个通孔4431、4432、4433...443n的形成可以被执行为使得可以从例如多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n的前侧暴露部分导电层432。在550中，可以在一个或多个通孔内沉积一个或多个电互连4441，如已经关于方法400中的工艺440所描述的。在560中，可以在多个管芯4041、4042、4043...404n的顶侧4061、4062、4063、4064...406n上沉积另一封装材料4481、4482、4483、4484...448n，如已经关于方法400的工艺450所描述的。随后，可以通过封装材料434，例如通过在多个管芯4041、4042、4043…404n之间的例如分离空间的一个或多个部分428中的封装材料434和电绝缘层442来使管芯分离，如已经关于方法400的工艺550所描述的。因此，独立芯片封装5011、5012、5013...501n可以彼此分离。独立芯片封装5011、5012、5013...501n中的每一个可以包括已经关于芯片封装4011、4012、4013...401n描述的一个或多个或所有特征。图6示出了根据实施例的用于制造如芯片封装4011、5011的芯片封装的方法600。方法600可以包括：保持包括多个管芯的晶圆（610中）；通过移除在多个管芯之间的晶圆的一个或多个部分来形成在多个管芯之间的分离区域（620中）；在多个管芯之间的移除的一个或多个部分中形成成型材料（630中）；以及通过成型材料使得管芯分离（640中）。方法600可以包括：保持包括例如4041、4042、4043...404n的多个管芯的晶圆例如载体402（610中）；通过移除在多个管芯4041、4042、4043...404n之间的晶圆的一个或多个部分422来形成在多个管芯4041、4042、4043...404n之间的分离区域（620中）；在多个管芯4041、4042、4043...404n之间的移除的一个或多个部分422中形成成型材料，例如封装材料434（630中）；以及通过成型材料使管芯4041、4042、4043...404n分离（640中）。图7示出了根据实施例的芯片封装701。芯片封装701可以进一步包括已经关于芯片封装401、501中的至少一个描述的一个或多个或所有特征。芯片封装701可以包括：芯片，例如4041；在第一芯片侧4061上形成的电绝缘层4081，第一芯片侧4061包括一个或多个接触焊盘4141；在第二芯片侧4161上以及在芯片侧壁4361上形成的导电层4321；在导电层4321上形成的成型材料4341；贯穿电绝缘层4081形成的至少一个通孔4431；以及在通孔4431内形成的电互连4441；其中通孔4431中的电互连4441可以电连接到导电层4321。可以理解，各种实施例提供了一种用于制造芯片封装的方法，其中可以在连接的晶圆切片上执行一个或多个或所有工艺。换言之，可以执行下述工艺，在该工艺中多个管芯，作为单独并且彼此分离地进行处理的替代，可以替代地在例如晶圆的单个载体内连接。当处理整个晶圆时，例如载体的晶圆的尺寸允许一起承载多个管芯。处理时间可以被减少。通过并行工艺，换言之通过执行其中多个管芯可以一起进行分批工艺的工艺，与其中可以独立地并且在彼此单独的工艺中处理每个管芯的串行工艺相比，可以实现变化数目的减少。可以明显改善芯片封装的制造。由于组件生产期间的较少的工艺波动而可以实现改善的可靠性。芯片后侧的热电连接可以在芯片侧壁上被引导到芯片前侧，并且其中，可以实现器件连接和焊点。此外，在芯片后侧上形成的导电层可以用作电屏蔽。可以通过使用封装材料来提供保护免受环境的注入和/或改变和/或扰动的影响。根据各种实施例，封装材料可以是不必要的。根据器件功能和器件结构，可能不必具有额外封装。封装可易于被集成。各种实施例提供了一种用于制造芯片封装的方法，其中芯片的传统机械切割可以不是必要的，并且替代地可以使用等离子切割以使超薄芯片独立化。各种实施例提供了一种用于制造芯片封装的方法，其中替代地，例如在管芯分离之后，可以执行拾放工艺。然而，这可能意味着成本集约的串行工艺将再次是必要的。各种实施例提供了一种用于制造芯片封装的方法，该方法包括：保持包括多个管芯的载体；通过从载体中移除在多个管芯之间的载体的一个或多个部分来形成多个管芯之间的分离；在多个管芯之间的移除的一个或多个部分中形成封装材料；以及通过封装材料使管芯分离。根据实施例，该方法进一步包括在保持载体之前在载体的一侧上形成钝化层，其中由钝化层共同保持多个管芯。根据实施例，保持包括多个管芯的载体包括在载体的一侧上沉积粘结材料并且经由粘结材料将载体和多个管芯粘结到支撑结构。根据实施例，保持包括多个管芯的载体包括在载体顶侧上沉积粘结材料，其中在多个管芯的顶侧上形成的一个或多个顶侧导电焊盘上形成粘结材料。根据实施例，该方法进一步包括通过从与保持的载体的一侧相反的载体的一侧移除多个管芯的一个或多个区域来减薄包括多个管芯的载体。根据一个实施例，减薄载体包括减薄多个管芯，其中多个管芯的上下侧厚度被减少到范围从约5μm到400μm的厚度。根据一个实施例，保持包括多个管芯的载体包括从多个管芯的第一侧保持多个管芯；并且其中在多个管芯之间的移除的一个或多个部分中形成封装材料包括在多个管芯的第二侧上形成封装材料，第二侧面对与第一侧所面对的方向相反的方向。根据实施例，该方法进一步包括从多个管芯的第二侧减薄包括多个管芯的载体。根据实施例，通过从载体移除在多个管芯之间的载体的一个或多个部分来形成多个管芯之间的分离包括通过使用等离子蚀刻工艺而从载体移除在多个管芯之间的载体的一个或多个部分来形成多个管芯之间的分离。根据实施例，通过从载体移除在多个管芯之间的载体的一个或多个部分来形成多个管芯之间的分离包括通过使用化学蚀刻工艺而从载体移除在多个管芯之间的载体的一个或多个部分来形成多个管芯之间的分离。根据实施例，该方法进一步包括在多个管芯的一侧上沉积导电层并且进一步在导电层上形成封装材料。根据实施例，该方法进一步包括在与保持的载体的一侧相反的多个管芯的一侧上沉积导电层并且进一步在导电层上形成封装材料。根据实施例，该方法进一步包括在多个管芯的一个或多个侧壁上沉积导电层并且进一步在导电层上形成封装材料。根据实施例，在多个管芯的一侧上沉积导电层包括在多个管芯的第二侧上沉积包括下述材料组中的至少一个的导电层，该组包括：铜、镍、铁、银、金、钯、铝、钨。根据实施例，该方法进一步包括在多个管芯的底侧上形成封装材料并且在多个管芯的顶侧上形成电绝缘层。根据实施例，该方法进一步包括形成贯穿电绝缘层的一个或多个通孔并且在一个或多个通孔内沉积一个或多个电互连。根据实施例，在一个或多个通孔内沉积一个或多个电互连包括用导电材料填充一个或多个通孔。根据实施例，在一个或多个通孔内沉积一个或多个电互连包括将一个或多个电互连电连接到多个管芯中的至少一个。根据实施例，在一个或多个通孔内沉积一个或多个电互连包括将至少一个电互连电连接到在多个管芯中的至少一个的顶侧上形成的一个或多个顶侧导电焊盘。根据实施例，该方法进一步包括在多个管芯的顶侧上沉积一个或多个电互连；以及将至少一个电互连电连接到在多个管芯的底侧上沉积的导电层。根据实施例，该方法进一步包括在与导电层和封装材料相反的多个管芯的一侧上沉积一个或多个电互连；以及将至少一个电互连电连接到导电层。根据实施例，该方法进一步包括在通过封装材料和电绝缘层使管芯分离之前，在多个管芯的顶侧上沉积另一封装材料。各种实施例提供了一种芯片封装，其包括：芯片；在芯片前侧上形成的钝化层，芯片前侧包括一个或多个电焊盘；在芯片后侧上和芯片的至少一个侧壁上形成的导电层；在导电层上所形成的封装材料；贯穿钝化层形成的至少一个通孔；以及在通孔内形成的导电材料；其中通孔中的导电材料电连接到导电层。根据实施例，芯片封装进一步包括在钝化层上所形成的电绝缘层，并且其中贯穿钝化层和电绝缘层形成至少一个通孔。各种实施例提供了一种用于制造芯片封装的方法，该方法包括：保持包括多个管芯的晶圆；通过移除在多个管芯之间的晶圆的一个或多个部分来形成多个管芯之间的分离区域；在多个管芯之间的移除的一个或多个部分中形成成型材料；通过成型材料使管芯分离。各种实施例提供了一种芯片封装，其包括：芯片；在第一芯片侧上形成的电绝缘层，第一芯片侧包括一个或多个接触焊盘；在第二芯片侧上并且在芯片侧壁上形成的导电层；在导电层上所形成的成型材料；贯穿电绝缘层形成的至少一个通孔；以及在通孔内所形成的电互连；其中在通孔中的电互连被电连接到导电层。尽管已参考特定实施例来具体示出和描述了本发明，但是本领域的技术人员应当理解，可以在不偏离如所附权利要求所限定的本发明的精神和范围的情况下，可以在本发明中进行在形式和细节上的各种改变。因此，本发明的范围由所附权利要求来指示，并且因此意在包含落入权利要求的含义和等价物的范围内的所有改变。