半导体基板的高原结构成形方法
【专利摘要】一种半导体基板的高原结构成形方法，包含:决定多个预定分裂线于半导体基板的表面上的布局，此些预定分裂线用以分裂半导体基板成多个半导体芯片，并依据此些预定分裂线的布局决定多个预定切割位置，接着，决定预定切割深度，使预定切割深度大于半导体基板的半导体接面与半导体基板的表面之间的距离，最后，根据此些预定切割位置及预定切割深度，以刀具切割半导体基板的表面，而形成多个沟槽，及抛光此些沟槽的底部。
【专利说明】半导体基板的高原结构成形方法
【技术领域】
[0001] 本发明涉及一种半导体结构，特别涉及一种半导体基板的高原结构成形方法。
【背景技术】
[0002] 目前，功率半导体芯片的高原（MESA)结构多采用一道掩膜工艺搭配低温混合酸蚀 刻而形成。然而，此掩膜工艺需要特定设备与化学药剂，将导致制造成本提高与药剂回收的 困扰。例如，掩膜的开发与耗用、光阻液与显影液与定影液的耗用、后续去光阻工艺的成本 及黄光设备投资等。
[0003] 采用混合酸做高原结构的深蚀刻时，由于混和酸等向蚀刻的特性必须考量其侧向 蚀刻的作用来规划足够的芯片面积。再者，由于混合酸蚀刻会释放大量的热，蚀刻反应激烈 将导致蚀刻均匀性极差。
[0004] 因此，芯片设计必须放宽工艺宽度的要求来符合实际工艺的状况，造成芯片微型 化的困难。
[0005] 如图1A及图1B所示，以单沟槽式玻璃钝化整流二极管芯片（Glass Passivation Pellet ;GPP)设计为例，掩膜宽度L1设计约为0. 006英寸，即沟槽的开口宽度约为6mil，相 当于约为152. 4微米（micrometer),而蚀刻深度要求约为120微米至130微米。
[0006] 然而，实际蚀刻的沟槽的开口宽度L2约为22mil (约为558. 8微米)，而沟槽深度 约在118微米至141微米之间。扣除6mil (约152. 4微米）的切割道外，保护层的宽度设 计达到24mil (约为609. 6微米）之多。若应用在50mil芯片上，切割道加上保护层就用去 了 30mil，相当于60%的比例，而导致实际工作的区域仅占整体芯片的40%。
[0007] 因此，如何于半导体工艺中，有效地考量成本及品质，并使半导体具有良好的特 性，是为本发明以及从事此相关行业的【技术领域】者亟欲改善的课题。
【发明内容】
[0008] 有鉴于此，本发明的目的在于提出一种半导体基板的高原结构成形方法，有效地 考量成本及品质，并使半导体具有良好的特性。
[0009] 本发明提供的半导体基板的高原结构成形方法，包含：决定多个预定分裂线于半 导体基板的表面上的布局，此些预定分裂线是用以分裂半导体基板成多个半导体芯片，并 依据此些预定分裂线的布局决定多个预定切割位置，接着，决定预定切割深度，使预定切割 深度大于半导体基板的半导体接面与半导体基板的表面之间的距离，最后，根据此些预定 切割位置及预定切割深度，以刀具切割半导体基板的表面，而形成多个沟槽，及抛光此些沟 槽的底部。
[0010] 本发明的半导体基板利用预定分裂半导体芯片的预定分裂线布局沟槽的位置，再 以切割刀重复切划半导体基板的表面而形成沟槽，因而沟槽得以产生较精准的开口宽度及 深度。于此，相较于传统制造沟槽的方法是得以减少一道黄光工艺，并且，沟槽的开口及深 度的精确度得以提升。其中，沟槽底部呈圆弧状而可减缓电场尖端效应(又称正角效应或集 电场效应)，以致使芯片得以承受较高的电压，而由于耐压的提升，进而可以省去半绝缘多 晶硅（SIPOS)的工艺。
[0011] 并且，于半导体基板产生沟槽后，以微蚀刻抛光沟槽底部，以致于无需使用大量或 /及高强度的酸溶液，并沟槽底部抛光后可避免电场的尖端效应，因而可提升半导体的特 性、得以降低成本，并减低处理酸溶液的化学物所带来的污染而同时保护环境。
[0012] 以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
【专利附图】
【附图说明】
[0013] 图1A现有技术的1?原结构的不意图；
[0014] 图1B为图1A的高原结构的局部A放大图；
[0015] 图2本发明一实施例的半导体基板的俯视图；
[0016] 图2A为图2的半导体基板的局部110的放大图；
[0017] 图2B为图2A中沿A-A'线的剖视图；
[0018] 图3A本发明第一实施例的半导体基板的高原结构的示意图；
[0019] 图3B为图3A中沿A-A'线的剖视图；
[0020] 图4A本发明第二实施例的半导体基板的高原结构的示意图；
[0021] 图4B为图4A中沿A-A'线的剖视图；
[0022] 图5为图4B中局部B的放大图；
[0023] 图6本发明的半导体基板的高原结构成形方法的流程图。
[0024] 其中，附图标记
[0025] L1 宽度
[0026] L2 宽度
[0027] 10 半导体基板
[0028] 101 P+型层
[0029] 102 N 型层
[0030] 103 N+ 型层
[0031] 11 半导体芯片
[0032] 12 沟槽
[0033] 13 接面
[0034] 14 接面
[0035] 15 表面
[0036] 110 局部
[0037] L 预定分裂线
[0038] D 预定切割深度
[0039] W 间距
[0040] A-A' 剖视线
[0041] θ 1 角度
[0042] Θ 2 角度
[0043] S20:决定多个预定分裂线于半导体基板的表面上的布局，预定分裂线系用以分裂 半导体基板成多个个半导体芯片
[0044] S21 :依据预定分裂线的布局决定多个预定切割位置
[0045] S22:决定一预定切割深度，使预定切割深度大于半导体基板的半导体接面与半导 体基板的表面的间的距离
[0046] S23 :根据预定切割位置及预定切割深度，以刀具切割半导体基板的表面，而形成 多个沟槽
[0047] S24 :抛光此些沟槽的底部
【具体实施方式】
[0048] 下面结合附图对本发明的结构原理和工作原理作具体的描述：
[0049] 图2本发明一实施例的半导体基板的俯视图；图2A本发明的半导体基板的局部放 大图；图2B为图2A中沿A-A'线的剖视图；图6本发明的半导体基板的高原结构成形方法 的流程图。
[0050] 请参阅图2、图2A及图6,首先，决定多个预定分裂线L于半导体基板10的表面上 的布局，多个预定分裂线L可彼此垂直交错排列。预定分裂线L预设为半导体基板10分裂 的部位。因此，于半导体工艺完成后，沿着此些预定分裂线L分裂半导体基板10而可形成 多个半导体芯片11 (步骤S20)。换言之，半导体芯片11可由半导体基板10依据预定分裂 线L分裂后形成。
[0051] 于此，预定分裂线L并非以彼此垂直交织的布局为限，二预定分裂线L交错的角度 亦可为以任一非为180度的角度。或者，预定分裂线L可以二种或多种延伸角度彼此交错。 藉此，可形成具有如正方形、菱形、三角形及六边形等几何形状的半导体芯片11。
[0052] 本发明实施例的高原结构成形方法是应用于尚未分裂成多个半导体芯片11的半 导体基板10。在一实施例中半导体基板10可为一娃晶圆。
[0053] 请参阅图2B，在本实施例中，半导体基板10为一 N型基板，其上下表面分别经扩散 掺杂而形成一 P+型层101及一 N+型层103,而在P+型层101及N+型层103之间为一 N型 层102。于此，第一半导体接面13为P+型层101与N型层103的异质接面，及第二半导体 接面14是为N型层102与N+型层103的同质接面。但本发明实施例的半导体基板10不以 同时具有异质接面与同质接面为限，半导体基板10的组成及其接面可依需求选用调整之。 例如，半导体基板10可仅具有一异质接面（即PN接面)。
[0054] 接着，于步骤S20之后，依据预定分裂线L的布局决定多个预定切割位置(步骤 521) 。也就是说，决定半导体基板10的预定分裂线L后，可规划出每一半导体芯片11的位 置及尺寸，并据以决定每一半导体芯片11的高原结构位置。根据此些高原结构位置，可决 定沟槽12的预定切割位置。于后将以第一及第二实施例分别说明二种高原结构位置。
[0055] 于步骤S21之后，决定预定切割深度D，预定切割深度D大于半导体基板10的第一 半导体接面13与半导体基板10的表面15 (于此为P+型层101的表面）之间的距离(步骤 522) 。藉此，可在半导体基板10的预定切割位置上根据预定切割深度D形成沟槽12(如图 3B及图4B所示)。于此，预定切割深度D即为后续步骤形成的沟槽12的深度。
[0056] 基此，半导体基板10根据预定切割位置及预定切割深度D，并以刀具切割半导体 基板10的表面15,即形成多个沟槽12 (步骤S23)，而形成半导体基板10的高原结构。于 此，所形成的沟槽12是穿越上层的P+型层101与第一半导体接面13,且沟槽12的底部位 于N型层102。在一实施例中，沟槽12的底部可位于N+型层103。
[0057] 于步骤S23之后抛光沟槽12的底部，以致使沟槽12内壁均匀平滑且沟槽12底部 呈圆弧状(步骤S24)。呈圆弧形的沟槽12可减缓电场尖端效应(又称正角效应或集电场效 应)，而可提升半导体芯片11的耐压。
[0058] 在一些实施态样中，刀具可为钻石刀或轮刀。钻石刀具有圆形本体，圆形本体的相 对两表面邻近外周缘处与切削面设有多个钻石颗粒。轮刀具有圆形刀片，并圆形刀片具有 可滚动的轴心，圆形刀片的圆周即为锐利的切削部。由于，钻石刀或/及轮刀是为本领域的 技术人员所熟知，故于此不再赘述。
[0059] 本发明实施例的刀具是指有小半径的尖端。以刀具的尖端对应每一预定切割位置 重复切划半导体基板10的表面15 (即重复研磨半导体基板10的特定区块)，而可形成上宽 下窄的沟槽12 (即沟槽12底部的宽度较沟槽12的开口宽度小)。
[0060] 在一些实施态样中，多个半导体芯片11可为正六边形芯片或正方形芯片，其中半 导体基板10是依据预定分裂线L的布局决定多个预定切割位置，而据以决定每一半导体芯 片11的高原结构位置。
[0061] 图3A本发明第一实施例的半导体基板的高原结构的示意图。图3B为图3A中沿 A-A'线的剖视图。
[0062] 请参阅图3A，显示双沟槽式玻璃钝化整流二极管芯片（Glass Passivation Pellet ;GPP)之例。每一半导体芯片11具有二沟槽12,且沟槽12分别与二端的预定分裂 线L之间具有间距W。预定切割深度D约为120微米至130微米（即GPP的沟槽所要求的深 度)。
[0063] 因此，在前述步骤S21与步骤S22中，刀具的切割位置为相距预定分裂线L的距离 为间距W的位置，刀具的切割深度约为120微米至130微米。
[0064] 在一些实施态样中，预定切割深度D可为120微米至150微米。
[0065] 请参阅图3B，每一半导体芯片11具有两个预定切割位置。于此，刀具根据预定切 割位置于半导体基板10的表面15切划出沟槽12的开口，及根据预定切割深度D，从半导体 基板10的表面15向半导体基板10的底部的方向重复切划而研磨出沟槽12。
[0066] 在一些实施态样中，沟槽12的开口宽度可为0.005英寸至0.01英寸（5mil至 lOmil)。
[0067] 基此，半导体基板10得以刀具切割半导体基板10的表面15形成多个沟槽12,而 成形半导体基板10的高原结构。其中，沟槽12呈圆弧形，并且可抛光沟槽12,以致使沟槽 12内壁均匀平滑。
[0068] 图4A本发明第二实施例的半导体基板的高原结构的示意图。图4B为图4A中沿 A-A'线的剖视图。于此，第一实施例与第二实施例不同之处在于，单沟槽式GPP的半导体芯 片11的沟槽12是位于预定分裂线L上。
[0069] 请参阅图4A，首先，于半导体基板10的表面决定预定分裂线L，并于每一半导体芯 片11上决定预定切割位置。于此，预定切割深度D约为120微米至130微米（即GPP的沟 槽所要求的深度)。
[0070] 因此，可设定刀具的切割位置于预定分裂线L上，并且可设定刀具的切割深度约 为120微米至130微米。
[0071] 在一些实施态样中，预定切割深度D可为120微米至150微米。
[0072] 请参阅图4B，每一半导体芯片11具有两个预定切割位置，且每一预定切割位置位 于预定分裂线L上。
[0073] 于此，刀具从半导体基板10的表面15的预定分裂线L上向半导体基板10的底部 的方向重复切划，并于预定分裂线L的两侧产生对等的沟槽12的开口的宽度，而研磨出沟 槽12。
[0074] 其中，沟槽12是呈圆弧形，从半导体基板10的表面15至沟槽12的底部具有预定 切割深度D，所以，沟槽12的底部位于预定分裂线L上。
[0075] 在一些实施态样中，沟槽12的开口宽度可为0.005英寸至0.01英寸（5mil至 lOmil)。其中，沟槽12的底部的宽度较其开口宽度小。
[0076] 基此，半导体基板10得以刀具切割半导体基板10的表面15形成多个沟槽12,而 成形半导体基板10的高原结构。其中，沟槽12呈圆弧形，并且可抛光沟槽12,以致使沟槽 12内壁均匀平滑。
[0077] 在一些实施态样中，前述步骤S24的抛光步骤可以经由蚀刻步骤实现。并且，于抛 光沟槽12后，还可具有清洗步骤。于此，抛光沟槽12使沟槽12的底部呈圆弧形，及使沟槽 12的内壁均匀平滑，而得以降低电场尖端效应(又称正角效应或集电场效应)，进而可提升 半导体芯片11的耐压。
[0078] 在一些实施态样中，抛光沟槽12可以湿蚀刻的方式实施，将具有切割沟槽12的半 导体基板10置入酸溶液中，并藉由酸溶液短时间地(例如约2分钟至3分钟)浸泡半导体基 板10,以致使酸溶液蚀刻沟槽12,而抛光沟槽12。
[0079] 在一些实施态样中，抛光沟槽12可以干蚀刻的方式实施，藉由离子冲撞而使得半 导体基板10从沟槽12至表面15呈现高斯分布。其中，干蚀刻可以等离子体或蒸气释放离 子的方式实施。
[0080] 于此，由于湿蚀刻或/及干蚀刻是为本领域的技术人员所熟知，故于此不再赘述。
[0081] 在一些实施态样中，于半导体基板10形成沟槽12后，经过清洗半导体基板10,再 于沟槽12中填入玻璃粉，及经过玻璃烧结，而在各半导体芯片11边缘形成绝缘玻璃层。最 后，再经表面电镀形成金属接点，及分裂半导体基板10成多个半导体芯片11。而后，可再进 行半导体芯片11的封装工艺。
[0082] 于此，由于半导体芯片11的形成绝缘玻璃层、形成金属接点、分裂，及封装工艺等 是为本领域的技术人员所熟知，故于此不再赘述。
[0083] 在一些实施态样中，如图5所示，由于沟槽12具有合适的开口及深度（因藉由切割 刀重复切划半导体基板的表面所产生的沟槽具有较精准的开口宽度及深度)，并内壁均匀 平滑且底部呈圆弧状，因而可减缓电场尖端效应(又称正角效应或集电场效应)。也就是说， 相较于传统制造的沟槽的正角角度θ 1 (如图1B所示)，本发明的沟槽12的正角角度Θ 2 较小。因此，半导体芯片11得以承受较高的电压，因而可以省去半绝缘多晶硅（SIP0S)的 工艺。
[0084] 在一些实施态样中，半导体基板10可以为锗、硅或砷化镓等；或者，半导体基板10 可以为其他适合的基本半导体（elementary semiconductor)物质，如碳化娃、砷化铟、磷化 铟，或适合的合金半导体物质等。
[0085] 在一些实施态样中，半导体基板10相对于沟槽12的一侧（即半导体基板的底 部）可以具有蓝宝石（3&卩卩11；[代）、磷化镓（63?)、磷砷化镓（6348?)、硒化锌（21136)、硫化锌 (ZnS)、硒硫化锌（ZnSSe)或碳化硅（SiC)等，但本发明不以此为限，而可以依照产品规格与 工艺条件的需求选用合适的基板。
[0086] 本发明的半导体基板的高原结构应用于第一实施例及第二实施例为说明的用意， 然本发明不以此为限，本发明的半导体基板的高原结构成形方法亦可实施于制造绝缘栅双 极晶体管（Insulated Gate Bipolar Transistor ;IGBT)及瞬态抑制二极管(又称箝位型二 极管）（Transient-Voltage-Suppression ;TVS)等半导体工艺中。
[0087] 本发明的半导体基板利用预定分裂半导体芯片的预定分裂线布局沟槽的位置，再 以刀具重复切划半导体基板的表面而形成沟槽，因而沟槽得以产生较精准的深度及开口宽 度。于此，相较于传统制造沟槽的方法是得以减少一道黄光工艺，并且，沟槽的开口及深度 的精确度得以提升。其中，沟槽底部呈圆弧状而可减缓电场尖端效应(又称正角效应或集电 场效应)，以致使芯片得以承受较高的电压，并由于耐压的提升，而可以省去半绝缘多晶硅 (SIP0S)的工艺。
[0088] 并且，于半导体基板产生沟槽后，以微蚀刻抛光沟槽底部，以致于无需使用大量或 /及高强度的酸溶液，并沟槽底部抛光后可避免电场的尖端效应，因而可提升半导体的特 性、得以降低成本，并减低处理酸溶液的化学物所带来的污染而同时保护环境。
[0089]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。
【权利要求】
1. 一种半导体基板的高原结构成形方法，其特征在于，包含步骤： 决定多个预定分裂线于一半导体基板的一表面上的布局，该些预定分裂线用以分裂该 半导体基板成多个半导体芯片； 依据该些预定分裂线的布局决定多个预定切割位置； 决定一预定切割深度，使该预定切割深度大于该半导体基板的一半导体接面与该半导 体基板的该表面之间的距离； 根据该些预定切割位置及该预定切割深度，以一刀具切割该半导体基板的该表面，而 形成多个沟槽；及 抛光该些沟槽的底部。
2. 根据权利要求1所述的半导体基板的高原结构成形方法，其特征在于，该刀具对应 每一该些预定切割位置重复切划该半导体基板的该表面而形成该些沟槽。
3. 根据权利要求1所述的半导体基板的高原结构成形方法，其特征在于，每一该些沟 槽的一开口宽度为〇. 005英寸至0. 01英寸。
4. 根据权利要求1所述的半导体基板的高原结构成形方法，其特征在于，该预定切割 深度为120微米至150微米。
5. 根据权利要求1所述的半导体基板的高原结构成形方法，其特征在于，该些沟槽的 底部的宽度小于其开口的宽度。
6. 根据权利要求1所述的半导体基板的高原结构成形方法，其特征在于，该抛光该沟 槽的底部包含：一蚀刻步骤。
7. 根据权利要求1或6所述的半导体基板的高原结构成形方法，其特征在于，更包含： 一清洗步骤。
8. 根据权利要求1所述的半导体基板的高原结构成形方法，其特征在于，该刀具为一 钻石刀及一轮刀其中之一。
9. 根据权利要求1所述的半导体基板的高原结构成形方法，其特征在于，每一该些半 导体芯片具有两个该预定切割位置。
10. 根据权利要求1所述的半导体基板的高原结构形成方法，其特征在于，每一该预定 切割位置位于该些预定分裂线的其中之一上。
【文档编号】H01L21/78GK104217996SQ201310205686
【公开日】2014年12月17日 申请日期:2013年5月29日 优先权日:2013年5月29日
【发明者】汪可震 申请人:力神科技股份有限公司