晶体管及晶体管的形成方法

晶体管及晶体管的形成方法
【专利摘要】一种晶体管及晶体管的形成方法，其中晶体管的形成方法包括：提供半导体衬底；在所述半导体衬底表面依次形成栅介质层、位于栅介质层表面的第一阻挡层和位于第一阻挡层表面的牺牲层；在所述半导体衬底表面形成层间介质层，所述层间介质层表面与所述牺牲层顶部平齐；去除所述牺牲层，形成凹槽；在所述凹槽内形成覆盖第一阻挡层的第二阻挡层，所述第二阻挡层的形貌与去除所述牺牲层后的第一阻挡层形貌互补；在所述第二阻挡层表面形成填充满凹槽的金属层，所述金属层表面与层间介质层顶部平齐。本发明降低了晶体管中栅极的漏电流，提高了晶体管的可靠性及电学性能。
【专利说明】晶体管及晶体管的形成方法

【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及晶体管及晶体管的形成方法。

【背景技术】
[0002]集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(M0S晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的几何尺寸遵循摩尔定律不断缩小。当晶体管尺寸减小到一定程度时，各种因为晶体管的物理极限所带来的二级效应相继出现，晶体管的特征尺寸按比例缩小变得越来越困难。其中，在晶体管以及半导体制作领域，最具挑战性的是如何解决晶体管漏电流大的问题。晶体管的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
[0003]当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了晶体管的漏电流。
[0004]尽管高k金属栅极的引入一定程度上能够减小晶体管的漏电流，但是，由于晶体管的形成工艺难以控制，形成的晶体管漏电流大以及可靠性差的问题仍然存在。


【发明内容】

[0005]本发明解决的问题是提供一种优化的晶体管及晶体管的形成方法，提高晶体管可靠性，减少晶体管的漏电流。
[0006]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供半导体衬底；在所述半导体衬底表面依次形成栅介质层、位于栅介质层表面的第一阻挡层和位于第一阻挡层表面的牺牲层；在所述半导体衬底表面形成层间介质层，所述层间介质层表面与所述牺牲层顶部平齐；去除所述牺牲层，形成凹槽；在所述凹槽内形成覆盖第一阻挡层的第二阻挡层，所述第二阻挡层的形貌与去除所述牺牲层后的第一阻挡层形貌互补；在所述第二阻挡层表面形成填充满凹槽的金属层，所述金属层表面与层间介质层顶部平齐。
[0007]可选的，去除所述牺牲层后，第一阻挡层的剖面形貌为中间薄两边厚。
[0008]可选的，所述第二阻挡层的剖面形貌为中间厚两边薄。
[0009]可选的，所述第一阻挡层或第二阻挡层的材料为金属氮化物、金属硅氮化物或金属铝氮化物。
[0010]可选的，所述金属氮化物为WN、HfN, TiN, TaN, MoN, TiSiN, TaSiN, MoSiN, RuSiN,TaAlN, TiAlN, WAlN 或 MoAlN 中的一种或几种。
[0011]可选的，所述第二阻挡层的厚度为5埃至20埃。
[0012]可选的，所述第二阻挡层的形成工艺为物理气相沉积。
[0013]可选的，所述第二阻挡层的材料为TiN时，所述第二阻挡层的形成工艺参数为:沉积靶材为Ti靶材，沉积功率500瓦至3000瓦，沉积腔室压强5毫托至80毫托，沉积气体N2的流量为20sccm至lOOsccm。
[0014]可选的，所述栅介质层为单层结构或多层结构。
[0015]可选的，所述栅介质层为单层结构时，栅介质层包括位于半导体衬底表面的栅氧化层；所述栅介质层为多层结构时，栅介质层包括:位于半导体衬底表面的界面层和位于界面层表面的栅氧化层。
[0016]可选的，所述栅介质层的材料为氧化硅、氮氧化硅或高k介质材料。
[0017]可选的，所述金属层为单层结构或多层堆叠结构。
[0018]可选的，所述金属层为单层结构时，所述金属层包括位于第二阻挡层表面的金属体层；所述金属层为多层堆叠结构时，所述金属层包括:位于第二阻挡层表面的扩散阻挡层、位于扩散阻挡层表面的功函数层和位于功函数层表面的金属体层。
[0019]可选的，所述金属体层的材料为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi的一种或多种。
[0020]本发明还提供一种晶体管，所述晶体管包括:半导体衬底；位于半导体衬底表面的栅介质层；位于栅介质层表面的第一阻挡层；位于第一阻挡层表面的第二阻挡层，且所述第二阻挡层的形貌与第一阻挡层形貌互补；位于第二阻挡层表面的金属层；位于半导体衬底表面且位于栅介质层、第一阻挡层、第二阻挡层和金属层两侧的层间介质层，且所述层间介质层表面与所述金属层顶部齐平。
[0021]可选的，第一阻挡层的剖面形貌为中间薄两边厚。
[0022]可选的，第二阻挡层的剖面形貌为中间厚两边薄。
[0023]可选的，所述金属层为单层结构或多层堆叠结构。
[0024]可选的，所述金属层为多层结构时，所述金属层包括:位于第二阻挡层表面的扩散阻挡层、位于扩散阻挡层表面的功函数层和位于功函数层表面的金属体层。
[0025]与现有技术相比，本发明技术方案具有以下优点:
[0026]本发明提供一种晶体管的形成方法，其中，去除牺牲层工艺完成后，在第一阻挡层表面沉积第二阻挡层，所述第二阻挡层与第一阻挡层的形貌互补。第二阻挡层的形成，可以消除第一阻挡层的损伤对晶体管性能造成的不良影响，阻挡后续填充的金属层中的金属离子扩散进入栅介质层或半导体衬底内，从而减小了漏电流，提高晶体管的可靠性。这是因为，去除牺牲层工艺完成后，第一阻挡层受到损伤，其剖面形貌为中间薄两边厚，而现有技术中，直接在第一阻挡层表面形成金属层，金属层中的离子会通过第一阻挡层较薄的位置扩散进入栅介质层或半导体衬底中。
[0027]进一步的，本发明实施例中，采用物理气相沉积工艺形成第二阻挡层，所述第二阻挡层位于去除牺牲层后的第一阻挡层表面，工艺简单，且能显著提高晶体管的电学性能。具体的，利用物理气相沉积本身具备的特性，形成剖面形貌为中间厚两边薄的第二阻挡层，所述第二阻挡层的形貌与第一阻挡层形貌互补。
[0028]形成的第二阻挡层表面与半导体衬底表面平行，有助于后续形成的金属层与阻挡层接触面提供良好的界面态。因此本发明实施例提供的晶体管的形成方法，形成的金属层致密度高，可以有效减小金属栅极的电阻率，减少晶体管漏电流，且良好的界面态可以有效改善金属栅极的功函数，提高晶体管的驱动性能。
[0029]本发明还提供一种晶体管，其中，晶体管结构性能优越，采用了在第一阻挡层表面叠加第二阻挡层的结构，且所述第二阻挡层与第一阻挡层形貌互补，第一阻挡层和第二阻挡层的叠加结构表面平坦且厚度均匀，可以阻挡晶体管中易扩散的离子扩散到栅介质层中，使晶体管的可靠性得到提高。
[0030]进一步的，在第一阻挡层表面叠加第二阻挡层的结构，不但第一阻挡层能够阻挡晶体管中易扩散的离子，所述第二阻挡层可以进一步阻挡金属层中的金属离子扩散进入栅介质层或半导体衬底内，且第一阻挡层和第二阻挡层的叠加结构表面平坦厚度均匀，为金属层提供了良好的界面态，后续形成的金属层的致密度高，有利于减小晶体管的栅极电阻率，改善晶体管的功函数，使得晶体管的漏电流小，可靠性高，晶体管性能更优越。

【专利附图】

【附图说明】
[0031]图1为一实施例的晶体管形成方法的流程示意图；
[0032]图2至图11为本发明另一实施例晶体管形成过程的剖面结构示意图。

【具体实施方式】
[0033]由【背景技术】可知，现有技术形成晶体管的工艺存在可靠性低和漏电流大等问题。
[0034]为此，对晶体管形成工艺进行研究，发现晶体管形成工艺包括如下步骤，请参考图1:步骤S1、提供半导体衬底；步骤S2、在所述半导体衬底表面依次形成栅介质层、位于栅介质层表面的阻挡层和位于阻挡层表面的牺牲层；步骤S3、在所述半导体衬底表面形成层间介质层，所述层间介质层的表面与所述牺牲层顶部平齐；步骤S4、去除牺牲层，形成凹槽；步骤S5、在所述凹槽内形成覆盖阻挡层且填充满凹槽的金属层，所述金属层表面与层间介质层顶部齐平。
[0035]针对晶体管的形成工艺进行进一步的研究，发现去除牺牲层工艺完成后，阻挡层受到损伤，阻挡层的形貌为中间薄两边厚。在受损的阻挡层表面形成填充满凹槽的金属层，形成的晶体管漏电流大，并且晶体管可靠性和稳定性降低，造成晶体管电学性能差。
[0036]具体的，去除牺牲层的工艺采用干法刻蚀。由于牺牲层两侧是不需要被刻蚀的材料，刻蚀中的刻蚀气体与不被刻蚀的材料发生碰撞会向牺牲层中间位置(“中间位置”是以牺牲层两侧不被刻蚀的材料所在两个位置为参考点的)扩散，导致牺牲层中间位置的刻蚀气体流量最大，因此牺牲层中间位置刻蚀速率最快。
[0037]此外，刻蚀工艺的时间难以掌控，在刻蚀牺牲层时会造成对阻挡层的过刻蚀，且各方向刻蚀气体流量不一致(中间位置刻蚀气体流量最大)，因此，对阻挡层的过刻蚀主要集中在阻挡层的中间位置。刻蚀工艺完成后，阻挡层的剖面形貌为中间薄两边厚。
[0038]后续在阻挡层表面填充金属层后，金属层中的金属离子较易扩散，若阻挡层的剖面形貌为中间薄两边厚，则金属层中的金属离子比较容易从阻挡层中间位置扩散至栅介质层中，甚至扩散至半导体衬底内，导致晶体管可靠性降低，造成严重的漏电流。
[0039]另外，在中间薄两边厚的阻挡层表面形成填充满凹槽的金属层，会造成金属层的材料在阻挡层两侧位置堆积，导致形成的金属层致密度低，金属层和阻挡层间界面出现空隙，且金属层的厚度不均，导致金属栅极电阻率发生改变，使所得到的晶体管栅极漏电流增大，晶体管的可靠性降低及电学性能变差。
[0040]为解决上述问题，本发明提供一种优化的晶体管形成方法，在所述栅介质层表面形成第一阻挡层；去除牺牲层工艺完成后，在所述第一阻挡层表面形成第二阻挡层，且所述第二阻挡层的形貌与第一阻挡层形貌互补。所述第二阻挡层可以有效阻挡金属层中的金属离子扩散进入栅介质层或半导体衬底内，且为金属层的形成提供良好的界面态，从而减小晶体管栅极的电阻率，减小晶体管的漏电流，提高晶体管的可靠性及电学性能。
[0041]本发明还提供一种优化的晶体管，在栅介质层表面形成有第一阻挡层，在第一阻挡层表面形成有第二阻挡层，所述第二阻挡层形貌与第一阻挡层形貌互补。所述晶体管的栅极电阻率低，晶体管的漏电流小，且晶体管的具有较高的可靠性。
[0042]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0043]图2至图11为本发明一实施例晶体管形成过程的剖面结构示意图。
[0044]请参考图2，提供半导体衬底100，在所述半导体衬底100表面形成介质层(未标示)。
[0045]所述半导体衬底100为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述半导体衬底100也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底。
[0046]所述半导体衬底100表面还可以形成若干外延界面层或应变层以提高晶体管的电学性能。
[0047]本实施例中，所述半导体衬底100为Si衬底。
[0048]作为另一个实施例，在所述半导体衬底100内还可以形成隔离结构，防止不同晶体管之间电学连接。所述隔离结构的填充材料可以为氧化硅、氮化硅或氮氧化硅中的一种或几种。
[0049]还需要说明的是，所述半导体衬底100包括NMOS区域或PMOS区域中的一种或两种。本实施例以所述半导体衬底100只包括NMOS区域作示范性说明。
[0050]所述介质层用于后续形成栅介质层。
[0051]所述介质层可以为单层结构，所述介质层也可以为多层结构。
[0052]本实施例中,所述介质层为多层结构。所述介质层包括:位于半导体衬底100表面的第一介质层101、位于第一介质层101表面的第二介质层102。
[0053]所述第一介质层101用于后续形成栅介质层中的界面层。所述第二介质层102用于后续形成栅介质层中的栅氧化层。
[0054]所述界面层可以作为扩散阻挡层，阻止半导体衬底100内的离子扩散至栅介质层中。具体的，在晶体管形成工艺中，会对半导体衬底100进行掺杂，如η阱工艺、P阱工艺或小离子注入工艺等工艺过程。在晶体管形成过程中，受热处理等工艺影响，半导体衬底100内的掺杂离子会扩散至栅氧化层内，影响晶体管的电学性能。
[0055]所述界面层也可以作为界面阻挡层，阻止后续形成的栅氧化层中的材料与半导体衬底100表面发生不期望的界面反应，该界面反应会影响栅极的电气性能。
[0056]所述第一介质层101的材料为氧化硅或氮氧化硅，所述第一介质层101的厚度为5埃至15埃。
[0057]所述第二介质层102的材料可以为氧化硅或氮氧化硅。
[0058]所述第二介质层102的材料也可以为高k介质材料(高k介质材料指的是相对介电常数k大于3.9 (即S12的相对介电常数)的材料)。高k介质材料作为第二介质层102的材料，能有效的减小栅极电流泄漏问题。
[0059]高k 介质材料可以为 HfO2、HfS1, HfS1N、HfTaO, HfT1, HfZrO, ZrO2、Al2O3'HfO2-Al2O3合金等高k介质材料。
[0060]所述第二介质层102的形成工艺可以为:化学气相沉积、物理气相沉积或原子层沉积。
[0061]本实施例中，所述第二介质层102的材料为HfO2，所述HfO2的形成工艺为原子层沉积，所述第二介质层102厚度为5埃至30埃。
[0062]本发明其他实施例中，所述介质层为单层结构，所述介质层包括位于半导体衬底100表面的第二介质层102。
[0063]请参考图3，在第二介质层102表面形成阻挡层103。
[0064]阻挡层103用于后续形成第一阻挡层。
[0065]所述第一阻挡层的作用:一是阻挡金属层中的金属离子扩散至栅介质层和半导体衬底100内，提高晶体管可靠性，避免出现严重的漏电流；二是做刻蚀停止层，保护栅介质层在后续去除牺牲层的工艺期间不受损伤，避免因刻蚀选择比不高造成的对栅介质层进行刻蚀；三是阻挡去除牺牲层工艺中的离子进入栅介质层中，提高栅介质层的可靠性；四是阻止后续金属层与栅介质层之间的发生不期望的反应；五是可以作为金属栅极功函数层，调节晶体管的阈值电压，提高晶体管的驱动性能。
[0066]所述阻挡层103的形成工艺为化学气相沉积、物理气相沉积或原子层沉积。
[0067]所述阻挡层103可以为单层结构或多层结构。所述阻挡层103的材料为金属氮化物、金属硅氮化物或金属铝氮化物中的一种或几种。
[0068]具体的，所述阻挡层103 的材料为 WN、HfN, TiN, TaN, MoN, TiSiN, TaSiN, MoSiN,RuSiN, TaAlN, TiAlN, WAlN 或 MoAlN 中的一种或几种。
[0069]作为一个实施例，所述阻挡层103的材料为TiN。所述阻挡层103的厚度为15埃至50埃。
[0070]请参考图4，在所述阻挡层103表面形成厚膜104。
[0071]所述厚膜104用于后续形成牺牲层。所述厚膜104的厚度决定了晶体管金属栅极结构的高度。
[0072]所述厚膜104的形成工艺可以为化学气相沉积、物理气相沉积、原子层沉积等工艺。
[0073]本实施例中，所述厚膜104的材料为多晶硅。所述厚膜104的厚度为300埃至600埃。
[0074]请参考图5，在半导体衬底100表面形成替代栅极结构110。
[0075]本实施例中，所述替代栅极结构110的形成工艺为:在厚膜104上形成光刻胶层；对光刻胶层进行曝光显影，形成栅极图形；以图案化光刻胶层为掩膜，刻蚀厚膜104、阻挡层103、第二介质层102和第一介质层101至露出半导体衬底100，形成替代栅极结构110。所述替代栅极结构110包括:位于半导体衬底100表面的栅介质层(未标示)、位于栅介质层表面的第一阻挡层113和位于第一阻挡层113表面的牺牲层114。
[0076]在另一个实施例中，所述替代栅极结构110的形成工艺还包括步骤:在厚膜104和光刻胶层间形成隔离层，所述隔离层材料可以为氮化钛。
[0077]所述隔离层可以防止光刻胶层与厚膜104直接接触，在替代栅极结构110表面造成光刻胶的残留，影响后续替代栅极结构110中牺牲层114的去除。所述隔离层也可以作为后续去除替代栅极结构110中牺牲层114的掩膜层。
[0078]在本实施例中,栅介质层包括:位于半导体衬底100表面的界面层111和位于界面层111表面的栅氧化层112。
[0079]在本发明其他实施例中，栅介质层包括位于半导体衬底100表面的栅氧化层112。
[0080]请参考图6，在半导体衬底100表面形成侧墙105，所述侧墙105位于替代栅极结构I1两侧。
[0081]所述侧墙105的材料为氧化硅、碳化硅、氮化硅或者氮氧化硅。在另一实例中，所述侧墙105为氧化硅-氮化硅的堆叠结构，或者为氧化硅-氮化硅-氧化硅的堆叠结构。
[0082]所述侧墙105的主要作用为:保护替代栅极结构110中界面层111、栅氧化112和第一阻挡层113，使其在后续进行蚀刻或离子注入时不受损伤。
[0083]本实施例中，侧墙105的形成工艺为化学气相沉积法。具体的:用化学气相沉积法在半导体衬底100上及替代栅极结构110周围形成侧墙层；用回刻蚀工艺刻蚀侧墙层至露出半导体衬底100和替代栅极结构110顶部。
[0084]需要说明的是，侧墙105的形成是可选的而非必需的。
[0085]请参考图7，以替代栅极结构110和替代栅极结构110两侧的侧墙105为掩膜，对半导体衬底100进行重掺杂形成晶体管的漏极200和源极300。形成晶体管的漏极200和源极300的工艺可以为离子注入工艺。
[0086]在一个实施例中，所述半导体衬底100只包括NMOS区域时，向半导体衬底100内离子注入P或As等η型离子，形成NMOS漏极和源极。
[0087]在另一实施例中，所述半导体衬底100只包括PMOS区域时，向半导体衬底100内离子注入B或In等P型离子，形成PMOS漏极和源极。
[0088]在其他实施例中，所述半导体衬底100包括NMOS区域和PMOS区域，向半导体衬底100内NMOS区域离子注入P或As等η型离子，形成NMOS漏极和源极；向半导体衬底100内PMOS区域离子注入B或In等P型离子，形成PMOS漏极和源极。
[0089]需要说明的是，在进行重掺杂形成漏极200和源极300之前，还可以在半导体衬底100内形成轻掺杂漏源极(LDD);漏极200和源极300的区域内也可以填充应力材料，提高沟道区对晶体管的应力作用，从而提高晶体管的开关速度。
[0090]在形成晶体管的漏极200和源极300后，可以实施一种或多种退火工艺，使漏极200和源极300内注入离子实现横向扩散和纵向扩散，该退火工艺也可以提高栅氧化层112的材料质量，提高晶体管可靠性。退火工艺包括热退火工艺、激光退火工艺或其他适合退火工艺。退火工艺的温度范围为600度至1200度。
[0091]请参考图8，在半导体衬底100表面形成层间介质层107，所述层间介质层107表面与所述替代栅极结构110顶部平齐。
[0092]所述层间介质层107的材料可以为氧化硅、含碳氧化物或氮氧化硅等。
[0093]所述层间介质层107的形成方法为化学气相沉积法、原子层沉积法或热氧化法等。采用化学机械研磨(CMP)方法研磨层间介质层107至露出替代栅极结构110顶部。
[0094]本实施例中，所述层间介质层107的材料为氧化硅，形成所述层间介质层107的方法为化学气相沉积法。
[0095]请参考图9，去除替代栅极结构110中的牺牲层114 (请参考图8)，形成凹槽108。
[0096]去除牺牲层114形成所述凹槽108的工艺为干法刻蚀。采用干法刻蚀时，刻蚀气体为 CF4、HBr、Cl2, HCl、02、N2' He、Ar、CHF3> NF3 或 SF6 中的一种或几种。
[0097]本实施例中，去除替代栅极结构110中的牺牲层114的工艺参数为:刻蚀气体为HBr, 02、Cl2和He，刻蚀反应腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm, O2流量为2sccm至20sccm, Cl2 流量为 1sccm 至 300sccm, He 流量为 50sccm 至 500sccm。
[0098]具体的，在层间介质层107和替代栅极结构110表面形成掩膜层，在掩膜层表面形成有图形化的光刻胶层，所述图形化的光刻胶层具有对应替代栅极结构110的第一开口 ；以所述光刻胶层为掩膜，刻蚀所述掩膜层，形成对应替代栅极结构110的第二开口 ；以所述图形化的光刻胶层和掩膜层为掩膜，去除所述替代栅极结构110中的牺牲层，形成凹槽108，在露出第一阻挡层113表面后停止刻蚀，去除掩膜层和光刻胶层。
[0099]刻蚀工艺完成后，第一阻挡层113受到损伤。具体的，第一阻挡层113表面出现了凹陷，凹槽108中间位置的第一阻挡层113表面凹陷现象最严重，第一阻挡层113的剖面形状为中间薄两边厚。
[0100]造成第一阻挡层113受到损伤的原因如下:
[0101]去除牺牲层114形成凹槽108的工艺为干法刻蚀工艺。理想情况下的干法刻蚀工艺，可以精准的掌握刻蚀时间，刻蚀的停止位置为预先设想的位置。而实际的刻蚀工艺中，难以精准的掌控刻蚀停止时间，导致出现过刻蚀现象，因此去除牺牲层114工艺完成后，第一阻挡层113被部分刻蚀。
[0102]在一个实施例中，替代栅极结构110两侧形成有侧墙105。牺牲层114两侧的侧墙105的材料为不需要被刻蚀的材料，因此，在去除牺牲层114采用刻蚀工艺时，刻蚀气体与侧墙105发生碰撞后，刻蚀气体具有向牺牲层114中间位置(“中间位置”是以侧墙105所在两个位置为参考点的)运动的动量。因此，在牺牲层114中间位置的刻蚀气体流量最大，刻蚀速率最快，而靠近侧墙105的位置刻蚀气体流量最小，刻蚀速率最小。刻蚀速率的不同导致刻蚀完成后，刻蚀速率大的位置出现凹陷，导致去除牺牲层114工艺完成后，第一阻挡层113的剖面形貌为中间薄两边厚。
[0103]在本发明其他实施例中，替代栅极结构110两侧不形成侧墙，牺牲层114两侧为层间介质层107。而牺牲层114两侧的层间介质层107的材料为不需要被刻蚀的材料，去除牺牲层114形成凹槽108后，第一阻挡层113的剖面形貌也为中间薄两边厚。
[0104]需要说明的是，在另一个实施例中，所述半导体衬底100包括NMOS区域和PMOS区域。去除NMOS区域替代栅极结构中牺牲层的工艺步骤，去除PMOS区域替代栅极结构中牺牲层的工艺步骤，两个工艺步骤可以同时进行，也可以分开进行。
[0105]请参考图10，在所述凹槽108内形成覆盖第一阻挡层113的第二阻挡层115，所述第二阻挡层115具有与第一阻挡层113互补的形貌。
[0106]第二阻挡层115的主要作用为消除第一阻挡层113的损伤。去除牺牲层114后，第一阻挡层113的剖面形貌为中间薄两边厚，会造成严重的漏电流，导致晶体管可靠性和电学性能降低。
[0107]晶体管可靠性及电学性能低的原因为:后续的工艺过程中，会在凹槽108内形成填充满凹槽108的金属层，金属层的材料中有易扩散的金属离子。若金属层直接在去除牺牲层114后的第一阻挡层113的表面形成，因第一阻挡层113具有中间薄两边厚的剖面形貌，则金属层中的金属离子很容易通过第一阻挡层113中间厚度较薄的位置，扩散至栅氧化层112中，甚至扩散至半导体衬底100内，造成晶体管的漏电流显著增大，严重影响晶体管的电学性能。
[0108]此外，第一阻挡层113中间薄两边厚的剖面形貌，容易造成后续填充满凹槽108的金属层的材料在第一阻挡层113两侧位置堆积，形成的金属层致密度低，金属层和第一阻挡层113接触面出现空隙，导致金属栅极电阻率变大，漏电流增大，晶体管的可靠性降低，使器件电学性能变差。
[0109]本发明的实施例中，去除牺牲层114形成凹槽108工艺完成后，在第一阻挡层113表面形成第二阻挡层115，所述第二阻挡层115与去除牺牲层114后的第一阻挡层113具有互补的形貌。后续金属层中的金属离子难以通过第二阻挡层115和第一阻挡层113扩散至栅氧化层112或半导体衬底100内，第二阻挡层115的形成可以有效的解决第一阻挡层113中间薄两边厚形貌造成的离子扩散问题。
[0110]所述第二阻挡层115的材料为金属氮化物、金属硅氮化物或金属铝氮化物。
[0111]具体的，所述第二阻挡层115 的材料为 WN、HfN, TiN、TaN、MoN、TiSiN, TaSiN,MoSiN, RuSiN, TaAlN, TiAlN, WAlN 或 MoAlN 中的一种或几种。
[0112]在本实施例中，第二阻挡层115的材料为TiN。所述第二阻挡层115的厚度为5埃至20埃。
[0113]由于第一阻挡层113为中间薄两边厚的形貌，需要形成具有中间厚两边薄形貌的第二阻挡层115，所述第二阻挡层115与第一阻挡层113正好具有互补的形貌，使得第二阻挡层115表面与半导体衬底100表面平行。
[0114]在本实施例中，第二阻挡层115的形成工艺为物理气相沉积。
[0115]采用物理气相沉积工艺形成第二阻挡层115的材料TiN，沉积工艺的溅射靶材为Ti靶材，沉积的反应气体为N2，对沉积反应腔室加电场激励Ti靶材后，从Ti靶材中溅射出Ti，从而在凹槽108内的第二阻挡层115表面形成反应物TiN。
[0116]本发明实施例中，所述凹槽108为窄沟槽结构，在窄沟槽结构内进行物理气相沉积工艺时，沉积的反应物TiN与窄沟槽侧壁发生碰撞，会获得远离窄沟槽侧壁的动量，因此，凹槽108中间位置(“中间位置”是以凹槽侧壁所在位置为参考点的)的反应物TiN的量最多，形成的第二阻挡层115在凹槽108中间位置具有最大的厚度，而靠近凹槽108侧壁的第二阻挡层115厚度最薄。形成的第二阻挡层115的剖面形貌为中间厚两边薄。
[0117]采用物理气相沉积法形成第二阻挡层115的形貌可以与去除牺牲层后的第一阻挡层113形貌互补。
[0118]在本实施例中，形成所述第二阻挡层115的物理气相沉积工艺参数为:沉积反应腔室的气体为N2，沉积功率为500瓦至3000瓦，反应腔室压强为5毫托至80毫托，沉积气体N2的流量为20sccm至lOOsccm。
[0119]请参考图11，在所述第二阻挡层115表面形成填充满所述凹槽108(请参考图10)的金属层116，且所述金属层116的表面与层间介质层107顶部平齐。
[0120]所述金属层116的形成工艺可以为化学气相沉积、物理气相沉积或原子层沉积等工艺。
[0121]所述金属层116可以为单层结构，也可以为多层堆叠结构。
[0122]作为一个实施例，所述金属层116为单层结构，所述金属层116包括位于第二阻挡层115表面的金属体层。
[0123]作为一较佳实施例，所述金属层116为多层堆叠结构，所述金属层116包括:位于第二阻挡层115表面的扩散阻挡层，位于扩散阻挡层表面的功函数层，位于功函数层表面的金属体层。
[0124]所述扩散阻挡层能阻挡金属层中的离子扩散至层间介质层107或栅氧化层112中，提高晶体管的稳定性。需要说明的是，所述扩散阻挡层的形成是可选的而非必需的。
[0125]所述扩散阻挡层的材料为TiN、TaN, TiAlN, TaAlN, TaSiN或TiSiN中的一种或几种。
[0126]为了改善金属栅极的功函数以提高晶体管的驱动性能，所述金属层116还可以包括位于扩散阻挡层表面的功函数层。需要说明的是，所述功函数层的形成是可选的而非必需的。
[0127]所述功函数层的材料为Ti或Ta的金属氮化物、金属硅氮化物或金属铝氮化物。具体的，所述功函数层的材料可以为TiN、TaN, TaSiN, TiSiN, TaAlN或TiAlN中的一种或几种。
[0128]所述金属体层的材料为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN或WSi中的一种或多种。
[0129]本实施例中，采用化学机械抛光(CMP)的方法进行金属层116的平坦化工艺，使金属层116的表面与层间介质层107顶部平齐。
[0130]需要说明的是，本发明的形成方法形成的晶体管可以为NMOS晶体管、PMOS晶体管或CMOS晶体管，不应过分限制本发明的保护类型。
[0131]综上，本发明提供的晶体管的形成方法的技术方案具有以下优点:
[0132]本发明实施例中，在栅介质层表面形成第一阻挡层。第一阻挡层可以作为栅介质层的保护层，避免去除牺牲层的刻蚀工艺对栅介质层进行刻蚀，阻挡刻蚀工艺中的离子进入栅介质层中，也可以阻挡金属层中的金属离子扩散至栅介质层或半导体衬底内，从而提高晶体管的电学性能和可靠性；第一阻挡层也可以作为金属栅极的功函数层，改善晶体管的阈值电压，提闻晶体管的驱动能力。
[0133]进一步的，本发明实施例中形成的第二阻挡层形貌与去除牺牲层后的第一阻挡层形貌互补。第二阻挡层的剖面形貌为中间厚两边薄，有效的阻挡了金属层中的金属离子扩散至栅介质层和半导体衬底内，降低了晶体管的漏电流，提高了晶体管的可靠性；且在中间厚两边薄的第二阻挡层表面形成填充满凹槽的金属层，填充的金属层致密度高，金属层与阻挡层间具有良好的界面态，良好的界面态有利于降低金属栅极的电阻率，降低晶体管漏电流，优化晶体管的电学性能。
[0134]更进一步的，本发明的实施例中第二阻挡层的工艺为物理气相沉积，利用物理气相沉积工艺本身具备的特性，形成的第二阻挡层的剖面形貌为中间厚两边薄。第二阻挡层的形成工艺简单，且能显著提高晶体管的电学性能。
[0135]本发明的实施例还提供一种优化的晶体管，请继续参考图11，包括:
[0136]半导体衬底100，所述半导体衬底100材料为硅、锗或硅锗；
[0137]位于半导体衬底100表面的栅介质层(未标示)，所述栅介质层包括位于半导体衬底100表面的界面层111和位于界面层111表面的栅氧化层112。所述栅介质层的材料为氧化硅、氮氧化硅或高k材料；
[0138]位于栅氧化层112表面的第一阻挡层113，所述第一阻挡层113的材料为金属氮化物、金属硅氮化物或金属铝氮化物；
[0139]位于第一阻挡层113表面的第二阻挡层115，所述第二阻挡层115的形貌与第一阻挡层113的形貌互补，所述第二阻挡层115的材料为金属氮化物、金属硅氮化物或金属铝氮化物；
[0140]位于第二阻挡层115表面的金属层116。
[0141]位于半导体衬底100表面且位于界面层111、栅氧化层112、第一阻挡层113、第二阻挡层115和金属层116两侧的侧墙105，所述侧墙105顶部与金属层116顶部平齐；
[0142]位于半导体衬底100表面且位于侧墙105两侧的层间介质层107，所述层间介质层107表面与金属层116顶部平齐。
[0143]还包括，位于界面层111、栅氧化层112、第一阻挡层113、第二阻挡层115和金属层116两侧的半导体衬底100内的漏极200和源极300。
[0144]本发明具体实施例中，所述第一阻挡层113的形貌为中间薄两边厚，所述第二阻挡层115的形貌为中间厚两边薄。所述界面层111的厚度为4埃至10埃，所述栅氧化层112的厚度为10埃至30埃，所述第一阻挡层113的厚度为50埃至100埃，所述第二阻挡层115的厚度为5埃至20埃。
[0145]需要说明的是，侧墙105或栅介质层中的界面层111的结构是可选的而非必需的，半导体衬底100内还可以形成有隔离结构。
[0146]作为一个实施例，所述金属层116为单层结构。
[0147]作为另一个实施例，所述金属层116为多层堆叠结构，包括位于第二阻挡层表面的扩散阻挡层、位于扩散阻挡层表面的功函数层和位于功函数层表面的金属体层。需要说明的是，所述扩散阻挡层或所述功函数层的结构是可选的而非必需的。
[0148]所述扩散阻挡层的材料为TiN、TaN, TiAlN, TaAlN, TaSiN或TiSiN中的一种或几种。
[0149]所述功函数层的材料为TiN、TaN, TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种。
[0150]所述金属体层的材料为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN或WSi中的一种或多种；
[0151]作为一个实施例，漏极200和源极300的区域内或半导体衬底100表面形成有应力层，所述应力层可以提供晶体管作用于沟道区的应力效应，提高晶体管的载流子迁移率从而提高晶体管的电学性能。
[0152]作为一个实施例，所述半导体衬底100只包括NMOS区域，所述晶体管为NMOS晶体管。
[0153]作为另一个实施例，所述半导体衬底100只包括PMOS区域，所述晶体管为PMOS晶体管。
[0154]作为其他实施例，所述半导体衬底100包括NMOS区域和PMOS区域，所述晶体管为CMOS晶体管。
[0155]综上，本发明提供的晶体管的技术方案具有以下优点:
[0156]晶体管结构性能优越，采用了在第一阻挡层表面叠加第二阻挡层的结构，且所述第二阻挡层与第一阻挡层形貌互补，第一阻挡层和第二阻挡层叠加的结构表面平坦且厚度均匀，可以阻挡晶体管中易扩散的离子扩散到栅介质层或半导体衬底内，使晶体管的可靠性得到提闻。
[0157]进一步的，在第一阻挡层表面叠加第二阻挡层的结构，不但第一阻挡层能够阻挡晶体管中易扩散的离子，所述第二阻挡层可以进一步阻挡金属层中的金属离子扩散进入栅介质层或半导体衬底内，且第一阻挡层和第二阻挡层叠加的结构表面平坦厚度均匀，为金属层提供了良好的界面态，后续形成的金属层的致密度高，有利于减小晶体管的栅极电阻率，改善晶体管的功函数，使得晶体管的漏电流小，可靠性高，晶体管性能更优越。
[0158]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底表面依次形成栅介质层、位于栅介质层表面的第一阻挡层和位于第一阻挡层表面的牺牲层； 在所述半导体衬底表面形成层间介质层，所述层间介质层表面与所述牺牲层顶部平齐； 去除所述牺牲层，形成凹槽； 在所述凹槽内形成覆盖第一阻挡层的第二阻挡层，所述第二阻挡层的形貌与去除所述牺牲层后的第一阻挡层形貌互补； 在所述第二阻挡层表面形成填充满凹槽的金属层，所述金属层表面与层间介质层顶部平齐。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，去除所述牺牲层后，第一阻挡层的剖面形貌为中间薄两边厚。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二阻挡层的剖面形貌为中间厚两边薄。
4.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一阻挡层或第二阻挡层的材料为金属氮化物、金属硅氮化物或金属铝氮化物。
5.根据权利要求4所述的晶体管的形成方法，其特征在于，所述第一阻挡层或第二阻挡层的材料为 WN、HfN, TiN, TaN, MoN, TiSiN, TaSiN, MoSiN, RuSiN, TaAlN, TiAlN, WAlN 或MoAlN中的一种或几种。
6.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二阻挡层的厚度为5埃至20埃。
7.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二阻挡层的形成工艺为物理气相沉积。
8.根据权利要求5所述的晶体管的形成方法，其特征在于，所述第二阻挡层的材料为TiN时，所述第二阻挡层的形成工艺参数为:沉积靶材为Ti靶材，沉积功率500瓦至3000瓦，沉积腔室压强5毫托至80毫托,沉积气体N2的流量为20sccm至lOOsccm。
9.根据权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层为单层结构或多层结构。
10.根据权利要求9所述的晶体管的形成方法，其特征在于，所述栅介质层为单层结构时，栅介质层包括位于半导体衬底表面的栅氧化层；所述栅介质层为多层结构时，栅介质层包括:位于半导体衬底表面的界面层和位于界面层表面的栅氧化层。
11.根据权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅、氮氧化硅或高k介质材料。
12.根据权利要求1所述的晶体管的形成方法，其特征在于，所述金属层为单层结构或多层堆叠结构。
13.根据权利要求12所述的晶体管的形成方法，其特征在于，所述金属层为单层结构时，所述金属层包括位于第二阻挡层表面的金属体层；所述金属层为多层堆叠结构时，所述金属层包括:位于第二阻挡层表面的扩散阻挡层、位于扩散阻挡层表面的功函数层和位于功函数层表面的金属体层。
14.根据权利要求13所述的晶体管的形成方法，其特征在于，所述金属体层的材料为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC、TaSiN、W、WN 或 WSi 中的一种或多种。
15.—种晶体管，其特征在于，包括: 半导体衬底； 位于半导体衬底表面的栅介质层； 位于栅介质层表面的第一阻挡层； 位于第一阻挡层表面的第二阻挡层，且所述第二阻挡层的形貌与第一阻挡层形貌互补； 位于第二阻挡层表面的金属层； 位于半导体衬底表面且位于栅介质层、第一阻挡层、第二阻挡层和金属层两侧的层间介质层，且所述层间介质层表面与所述金属层顶部齐平。
16.根据权利要求15所述的晶体管，其特征在于，所述第一阻挡层的剖面形貌为中间薄两边厚。
17.根据权利要求15所述的晶体管，其特征在于，所述第二阻挡层的剖面形貌为中间厚两边薄。
18.根据权利要求15所述的晶体管，其特征在于，所述金属层为单层结构或多层堆叠结构。
19.根据权利要去18所述的晶体管，其特征在于，所述金属层为多层结构时，所述金属层包括:位于第二阻挡层表面的扩散阻挡层、位于扩散阻挡层表面的功函数层和位于功函数层表面的金属体层。
【文档编号】H01L29/78GK104299994SQ201310299405
【公开日】2015年1月21日 申请日期:2013年7月16日 优先权日:2013年7月16日
【发明者】李凤莲, 倪景华 申请人:中芯国际集成电路制造(上海)有限公司