半导体组件和制造方法

半导体组件和制造方法
【专利摘要】提供一种半导体组件和制造方法。单片集成半导体组件包括包含Si的衬底，氮化镓(GaN)GaN半导体装置在衬底上制作。半导体组件还包括在衬底之中或之上制作的至少一个瞬态电压抑制器(TVS)结构，其中TVS结构与GaN半导体装置电接触。TVS结构配置成在跨GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式、雪崩模式或者它们的组合模式。
【专利说明】半导体组件和制造方法

【技术领域】
[0001]一般来说，本发明涉及基于氮化镓(GaN)的半导体装置的过电压保护，以及更具体来说，涉及基于GaN的晶体管的过电压保护。

【背景技术】
[0002]GaN半导体装置、例如场效应晶体管(FET)、具体来说是高电子迁移率场效应晶体管(HEMT)获得跨诸如医疗、国防、航空等的行业的应用。但是，GaN装置易遭受因电路和静电放电(ESD)中的瞬态事件引起的电气过应力。电气应力能够引起装置中的雪崩，其能够导致装置降级并且最终导致灾难性故障。虽然GaN开关具有若干优点，但是这个安全性考虑因素(因可承受雪崩方面的不足)排除了它们在高速开关和功率电子系统中的广泛部署。
[0003]在特定晶体管中的基于GaN的装置因晶体中的缺陷而无法证明承受雪崩。在高密度(每平方厘米大于1000)下观测到产生于诸如硅(Si)、蓝宝石、碳化硅(SiC)或其它材料之类的异质衬底上的GaN材料的生长的缺陷，从而导致GaN材料无法保持稳定雪崩状况，使GaN材料在物理上并且不可逆地降级。
[0004]相应地，需要GaN装置的过电压保护以排除雪崩状况。此外，可期望在高温操作(大于150°C )期间提供GaN装置的过电压保护。


【发明内容】

[0005]本技术的一个方面针对一种单片集成半导体组件。半导体组件包括其中包含Si的衬底以及衬底上制作的GaN半导体装置。半导体组件还包括在衬底之中或之上制作的至少一个瞬态电压抑制器(TVS)结构，其中TVS结构与GaN半导体装置电接触。在跨GaN半导体装置的所施加电压大于阈值电压时，TVS结构配置成工作在穿通模式、雪崩模式或者它们的组合模式。
[0006]本技术的另一方面针对一种单片集成半导体组件。半导体组件包括其中包含Si的衬底以及衬底上制作的GaN半导体装置。半导体组件还包括至少一个TVS结构，其中包括在衬底之中或之上制作的Si。TVS结构与GaN半导体装置电接触，以及TVS结构配置成在跨GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式。
[0007]本技术的另一方面针对一种制作单片集成半导体组件的方法。该方法包括:(a)提供包括Si的衬底；(b)在衬底上制作GaN半导体装置；(C)在衬底之中或之上制作至少一个TVS ；以及(d)将TVS结构与GaN半导体装置电耦合。在跨GaN半导体装置的所施加电压大于阈值电压时，TVS结构配置成工作在穿通模式、雪崩模式或者它们的组合模式。
[0008]按照本公开的第一方面，提供一种单片集成半导体组件，包括:
包括硅(Si)的衬底；
在所述衬底上制作的氮化镓(GaN)半导体装置；以及
在所述衬底之中或之上制作的至少一个瞬态电压抑制器(TVS)结构， 其中所述TVS结构与所述GaN半导体装置电接触，并且所述TVS结构配置成在跨所述GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式、雪崩模式或者它们的组合模式。
[0009]按照第一方面的半导体组件，其中，所述TVS结构横向配置。
[0010]按照第一方面的半导体组件，其中，所述TVS结构竖向配置。
[0011]按照第一方面的半导体组件，其中，所述TVS结构包括:
第一半导体区，具有第一导电类型；
第二半导体区，具有第二导电类型，并且与所述第一半导体区电接触；以及第三半导体区，具有第一导电类型，并且与所述第二半导体区电接触。
[0012]按照第一方面的半导体组件，其中，所述第一导电类型是η+型，而所述第二导电类型是P型。
[0013]按照第一方面的半导体组件，其中，所述第一半导体区、所述第二半导体区和所述第三半导体区在所述Si衬底中形成。
[0014]按照第一方面的半导体组件，其中，所述第一半导体区、所述第二半导体区和所述第三半导体区在所述Si衬底上外延生长。
[0015]按照第一方面的半导体组件，其中，所述TVS结构还包括设置在所述Si衬底的至少一部分上的GaN层，并且所述第一半导体区、所述第二半导体区和所述第三半导体区在所述GaN层中形成。
[0016]按照第一方面的半导体组件，其中，所述TVS结构经由栅极-源极端子、漏极-源极端子、栅极-漏极端子或者它们的组合与所述GaN半导体装置电接触。
[0017]按照第一方面的半导体组件，其中，所述GaN半导体装置包括高电子迁移率晶体管(HEMT)、结型栅场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)、二极管或者它们的组合。
[0018]按照本公开的第二方面，提供一种单片集成半导体组件，包括:
包括硅(Si)的衬底；
在所述衬底上制作的氮化镓(GaN)半导体装置；以及
在所述衬底之中或之上制作的、包括硅(Si)的至少一个瞬态电压抑制器(TVS)结构，其中所述TVS结构与所述GaN半导体装置电接触，并且所述TVS结构配置成在跨所述GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式。
[0019]按照本公开的第三方面，提供一种制作单片集成半导体组件的方法，包括:
(a)提供包括硅(Si)的衬底；
(b)在所述衬底上制作氮化镓(GaN)半导体装置；
(C)在所述衬底之中或之上制作至少一个瞬态电压抑制器(TVS);以及 (d)将所述TVS结构与所述GaN半导体装置电耦合，
其中所述TVS结构与所述GaN半导体装置电接触，并且所述TVS结构配置成在跨所述GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式、雪崩模式或者它们的组合模式。
[0020]按照第三方面的方法，其中，所述步骤(C)包括:
形成第一导电类型的第一半导体区； 形成第二导电类型并且与所述第一半导体区电接触的第二半导体区；以及形成第一导电类型并且与所述第二半导体区电接触的第三半导体区。
[0021 ] 按照第三方面的方法，其中，所述第一导电类型是η+型，而所述第二导电类型是P型。
[0022]按照第三方面的方法，其中，所述步骤(C)包括通过扩散、掺杂、离子注入或者它们的组合，在所述Si衬底中形成所述第一半导体区、所述第二半导体区和所述第三半导体区。
[0023]按照第三方面的方法，其中，所述步骤(C)包括在所述Si衬底上外延生长所述第一半导体区、所述第二半导体区和所述第三半导体区。
[0024]按照第三方面的方法，还包括在所述Si衬底的至少一部分上设置GaN层，并且在所述GaN层中形成所述第一半导体区、所述第二半导体区和所述第三半导体区。
[0025]按照第三方面的方法，其中，所述步骤(d)包括经由栅极-源极端子、漏极-源极端子、栅极-漏极端子或者它们的组合将所述TVS结构与GaN半导体装置电接触。
[0026]按照第三方面的方法，其中，所述GaN半导体装置包括高电子迁移率晶体管(HEMT)、结型栅场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)、二极管或者它们的组合。

【专利附图】

【附图说明】
[0027]通过参照附图阅读以下详细描述，将会更好地理解本发明的这些及其它特征、方面和优点，附图中，相似标号在附图中通篇表示相似部件，附图包括:
图1是按照本发明的某些实施例的半导体组件的截面图；
图2是按照本发明的某些实施例的半导体组件的截面图；
图3是按照本发明的某些实施例的半导体组件的截面图；
图4是按照本发明的某些实施例的半导体组件的截面图；
图5是按照本发明的某些实施例的半导体组件的截面图；
图6是按照本发明的某些实施例的半导体组件的截面图；
图7是按照本发明的某些实施例的半导体组件的截面图。

【具体实施方式】
[0028]如以下详细论述，本发明的某些实施例包括单片集成半导体组件，其中包括GaN半导体装置和TVS结构。
[0029]本文所使用的近似语言在本说明书和权利要求书中通篇可适用于修改可准许改变的任何定量表示，而没有引起与其相关的基本功能的变化。相应地，通过诸如“大约”和“基本上”之类的术语或者多个术语所修改的值并不局限于所指定的精确值。在一些情况下，近似语言可对应于用于测量该值的仪器的精确度。在这里并且在整个说明书和权利要求书中，范围限制可经过组合和/或互换，这类范围被标识，并且包括其中包含的所有子范围，除非上下文或语言另加说明。
[0030]在以下说明书和权利要求书中，单数形式“一”、“一个”和“该”包括复数对象，除非上下文另加明确说明。如本文所使用的术语“或者”不是意在排他的，而是表示所引用部件(例如区域)的至少一个存在，并且包括其中所引用部件的组合存在的情况，除非上下文另加明确说明。
[0031]如本文所使用的术语“层”表示按照连续或者不连续方式设置在基础表面的至少一部分上的材料。此外，术语“层”不一定表示所设置材料的均匀厚度，并且所设置材料可具有均匀或可变厚度。此外，如本文所使用的术语“层”表示单层或多层，除非上下文另加明确说明。
[0032]如本文所使用的“设置在…上”表示相互直接接触或者通过它们之间的中间层间接接触所设置的层。如本文所使用的术语“相邻”表示两层毗连设置并且相互直接接触。
[0033]在本公开中，在将层/装置描述为在另一层或衬底“上”时，要理解，层/装置能够相互直接接触或者在层和装置之间具有一个(或多个)层或特征。此外，术语“上”描述层/装置相互之间的相对位置，而不一定表示“…之上”，因为上方或下方的相对位置取决于装置对观看者的取向。此外，“顶部”、“底部”、“上方”、“下方”以及这些术语的变化的使用是为了方便起见，而不要求部件的任何特定取向，除非另加说明。
[0034]如稍后详细描述，提供一种单片集成半导体组件。如本文所使用的术语“单片集成”表示使所有部件制造/制作到单个衬底之中或之上的半导体组件。图1和图2示意表示按照本发明的一些实施例的单片集成半导体组件100。如图1和图2所示，半导体组件100包括衬底110，以及氮化镓(GaN)半导体装置120在衬底110上制作。半导体组件还包括至少一个瞬态电压抑制器(TVS)结构130。TVS结构如图1所示可在衬底中制作，或者备选地，TVS结构如图2所示可在衬底上制作。TVS衬底130与GaN半导体装置120电接触140，如图1和图2所示。
[0035]为了简洁起见，术语“氧化镓半导体装置”和“GaN装置”在本文中可互换地使用。此外，术语“瞬态电压抑制器结构”和“TVS结构”在本文中可互换地使用。
[0036]按照本发明的一个实施例，衬底包括硅(Si)。有益地，Si衬底的使用可为GaN装置提供更经济和节省成本的选项。
[0037]半导体组件可基于组件的最终使用应用来包括任何适当的GaN装置120。对于特定配置，GaN装置120包括GaN晶体管、GaN 二极管或者它们的组合。GaN晶体管的适当非限制性示例包括场效应晶体管(FET)，例如高电子迁移率晶体管(HEMT)、结型栅场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)或者它们的组合。GaN装置120的一个或多个可按照横向配置或者竖向配置在衬底110上制作。对于特定配置，GaN装置120是 HEMT。
[0038]现在参照图3,示出示范GaN HEMT装置120的示意图。如图3所示的示范HEMT装置120可选地包括设置在Si衬底110上的缓冲层121。对于特定配置，一个或多个中间层(未示出)可设置在缓冲层121与Si衬底之间。对于图3所示的配置，GaN层122设置在缓冲层121上，以及氮化铝镓(AlGaN)层123设置在GaN层122上。
[0039]对于所示布置，HEMT装置120还包括栅极端子125、源极端子126和漏极端子127，如图3所示。在一些配置中，GaN层122和AlGaN层123是本征型(i型)，以及附加P型AlGaN层(未示出)可设置在AlGaN层123与栅极端子126之间。保护层124 (可选的)还可插入源极端子125/漏极端子127与AlGaN层123之间。可通过依次设置或形成上述层的一个或多个，在Si衬底110上制作GaN HEMT装置120。
[0040]如本文所述的术语“在…上制作”表示GaN装置120/TVS结构130可与衬底110的至少一部分直接接触来制作，或者备选地，一个或多个层/特征可插入GaN装置120/TVS结构130与衬底110之间。对于特定配置，GaN装置120可在一个或多个中间层或特征(其还设置在衬底110的至少一部分上)上制作。例如,在一些配置中，GaN装置120可在TVS结构130的至少一部分(其设置在衬底上)上制作，如图7所示(稍后详细论述)。
[0041]如先前所述，又称作浪涌保护器的瞬态电压抑制器(TVS)结构是一种电子部件，其用于保护灵敏电子器件免受损坏、例如电压尖峰。瞬态或者过电压(或电流)是电压(或电流)中可损害灵敏电子电路的瞬间或短暂浪涌。下文中，术语“电压浪涌”和“瞬态电压”可以可互换地用来指示与跨系统的平均电压相比的电压的非预计或过度增加。类似地，术语“电流浪涌”和“瞬态电流”可以可互换地用来指示与经由系统所传送的平均电流相比的电流的非预计增加。下文中，术语“瞬态”可用来一般表示瞬态电压或瞬态电流。
[0042]一般来说，瞬态电压抑制器装置基于两个原理进行操作:衰减过电流或瞬态电流，由此限制残余电流；或者将瞬态或过电流从灵敏电子部件引开。通常通过确保瞬态电流不会到达或者影响灵敏电子部件、常常使用与电子部件串联插入的滤波器，来实现衰减瞬态电流。转移瞬态电流通常通过使用电压钳位装置或者短路器类型装置来实现。在操作中，电压钳位装置具有可变阻抗，其响应流经电压钳位装置的电流而改变。
[0043]对于特定配置，TVS结构130可以是钳位装置。更具体来说，在跨GaN装置120的所施加电压大于阈值电压时，TVS结构130可配置成工作在穿通模式、雪崩模式或者它们的组合模式。
[0044]如本文所使用的术语“穿通模式”表示TVS结构使用“穿通”或者又称作“穿透”物理学进行操作，使得随着跨TVS结构的电压增加，耗尽区跨该结构延伸，并且大量电流能够流经TVS结构。TVS结构还能够以跨其的电压的最小变化来保持这种状况。
[0045]如本文所使用的术语“雪崩模式”表示其中半导体维持装置的区域或者多个区域内部的电场的过程，由此离子化的过程开始发生，从而引起载流子倍增。TVS结构可保持这种状况(若需要这样的话)，但是，这通常涉及电流的非线性增加、高于装置的接通电压，以及在这些状况中可看到电流、并且因此装置中的热量的大增力卩。如本文所使用的术语“阈值电压”表示TVS装置将实际接通或者开始传导电流的电压。
[0046]如所述，TVS结构130包括来自原始衬底材料或者再生长外延材料的硅。TVS结构130可在半导体组件100中横向或者备选地竖向配置。图3-6示出TVS结构130横向配置的示范配置。图7示出TVS结构130竖向配置的示范配置。
[0047]再次参照图3-7，示范TVS结构130包括:第一半导体区131，具有第一类型导电；以及第二半导体区132，具有第二导电类型，并且与第一半导体区电接触。TVS结构130还包括第三半导体区133，其具有第一导电类型，并且与第二半导体区132电接触。
[0048]对于特定配置，第一导电是P型，而第二导电是η型。在这类情况下，TVS结构包括ρ-η-ρ装置。对于其它配置，第一导电是η型，并且第二导电是P型。在这类情况下，TVS结构包括η-ρ-η装置。
[0049]在本文中应当注意，半导体材料的导电率指示半导体材料中的多数和少数电荷载流子。例如，η型半导体材料包括作为多数电荷载流子的“负电荷载流子”以及作为少数电荷载流子的“正电荷载流子”。例如，P型半导体材料包括作为少数电荷载流子的“负电荷载流子”以及作为多数电荷载流子的“正电荷载流子”。正如本领域的技术人员所理解，“负电荷载流子”表示电子，而“正电荷载流子”表示空穴。
[0050]对于特定配置，第一导电类型是η+型，而第二导电类型是P型。在η-ρ-η类型装置中，当装置经受跨两个η型层的电位时，耗尽层(主要)在P型层中形成，因为其掺杂与两个η型层相比要低许多。例如，要低I至5个数量级，或者是η型层的掺杂剂浓度的1/10或1/10000。对于另一示例，如果η型层中的掺杂浓度为大约1018/cm3，则P型层中的掺杂浓度为大约11Vcm3。
[0051]随着跨装置的电压增加，耗尽区完全跨P型层延伸，并且接触另一侧的η型层。这引起如先前所述称作“穿通”的模式，并且大量电流开始在装置中流动。该装置能够以跨其的电压的最小变化来保持这种状况。类似说明描述层的极性改变成Ρ-η-ρ时的操作模式。雪崩结构可与图3-7所示的穿通结构相似。通过调整第二半导体区132的厚度和掺杂，TVS结构130可制作成工作在雪崩模式而不是穿通模式。
[0052]如先前所述，TVS结构130与GaN装置120电接触140。对于特定配置，TVS结构130经由栅极-源极端子、漏极-源极端子、栅极-漏极端子或者它们的组合与GaN装置120电接触。图4示出一种布置，其中第一半导体区131与GaN装置130的源极端子126电接触140，并且第三半导体区133与GaN装置120的栅极端子125电接触。图5示出一种备选布置，其中第一半导体区131与GaN装置130的源极端子126电接触140，并且第三半导体区133与GaN装置120的漏极端子127电接触。
[0053]此外，在一些配置中，半导体组件可包括多个TVS结构130。图6示出包括两个TVS结构130的布置。在这类情况下，两个TVS结构可电连接到GaN装置120中的相同端子或者连接到不同端子。图6示出一种配置，其中第一 TVS结构130电连接到GaN装置120的源极端子126和栅极端子125。第二 TVS结构电连接到源极端子126和漏极端子127。对于特定配置，GaN装置120可通过包括TVS结构130的一系列环来包围，以适应较大电流。
[0054]对于特定配置，第一半导体区131、第二半导体区132和第三半导体区133在Si衬底110中形成，如图4-6所示。在这类情况下，第一半导体区131、第二半导体区132和第三半导体区133可在Si衬底110中使用适当技术、例如η型掺杂剂或P型掺杂剂的扩散来形成。P型掺杂剂的适当非限制性示例包括硼、铝、镓、镁、碳、钙或者它们的组合。η型掺杂剂的适当非限制性示例包括氮、磷、砷、铺或者它们的组合。
[0055]对于特定配置，第一半导体区131、第二半导体区132和第三半导体区133在Si衬底110上外延生长，如图7所示。图7示出TVS结构130的竖向配置。对于图7所示的布置，半导体组件100包括台式结构，其包括Si衬底(具有η+型导电)。半导体组件100还包括外延生长的第一半导体区131 (例如具有η+型导电)、与第一半导体区131电接触的外延生长的第二半导体区132 (例如具有P型导电)以及与第二半导体区132电接触的外延生长的第三半导体区133 (例如具有η+型导电)。
[0056]对于特定配置，第二半导体区132相对于第一半导体区131和第二半导体区133经过较轻掺杂。对于特定配置，衬底I1和区域131、132、133的均匀掺杂浓度改进耗尽区中的电场分布的均匀性，由此改进击穿电压特性。
[0057]此外，在特定配置中，如图7所示，TVS结构可具有斜面侧壁。斜面侧壁可相对相邻接触层之间的界面成大约5度至大约80度的角度，以降低组件表面的最大电场分布。
[0058]还提供一种制作单片集成半导体组件的方法。再次参照图1和图2，该方法包括下列步骤:(C)提供包括硅(Si)的衬底110 ； (b)在衬底110上制作氮化镓(GaN)半导体装置120 ； (c)在衬底110之中或之上制作至少一个瞬态电压抑制器(TVS) 130 ;以及(d)将TVS结构130与GaN半导体装置120电耦合。如先前所述，在跨GaN半导体装置120的所施加电压大于阈值电压时，TVS结构130可配置成工作在穿通模式、雪崩模式或者它们的组合模式。应当注意，在一些过程中，步骤(b)可在步骤(C)之前实施，或者备选地，在一些其它过程中，步骤(c)可在(b)之前执行。
[0059]GaN装置120可通过外延生长GaN装置120的一个或多个层，在Si衬底110上制作。例如，再次参照图3，在一些配置中，可通过依次设置或形成层121、122和123的一个或多个，并且形成源极、栅极和漏极端子125、126和127，来制作GaN装置120。
[0060]该方法还可以可选地包括通过形成第一导电类型的第一半导体区131，来制作TVS结构130，如图4-7所示。该方法还包括:形成与第一半导体区131电接触的第二导电类型的第二半导体区132，以及形成与第二半导体区132电接触的第一导电类型的第三半导体区133，如图4-7所示。
[0061]对于特定配置，第一导电是P型，而第二导电是η型。在这类情况下，TVS结构包括Ρ-η-ρ装置。对于其它配置，第一导电是η型，并且第二导电是η型。在这类情况下，TVS结构包括η-ρ-η装置。对于特定配置，第一导电类型是η+型，而第二导电类型是P型。
[0062]继续参照图4-6，对于特定过程，形成TVS结构的步骤可包括在Si衬底130中形成第一半导体区131、第二半导体区132和第三半导体区133。在这类情况下，TVS结构130可使用任何适当技术、例如扩散来形成。
[0063]对于一些其它特定过程，如图7所示，形成TVS结构130的步骤可包括在Si衬底110上外延生长第一半导体区131、第二半导体区132和第三半导体区133。如图7所示，在这类过程中，在Si衬底110上的TVS制作步骤之后，在TVS结构130上制作GaN装置120。
[0064]该方法还可包括经由栅极-源极端子、漏极-源极端子、栅极-漏极端子或者它们的组合来将TVS结构130与GaN半导体装置120电耦合140，如图4_7所示。
[0065]上述半导体组件提供用于GaN装置的过电压保护以排除雪崩状况的节省成本和可靠部件。
[0066]所附权利要求书预计在已经设想的广义范围要求保护本发明，并且本文所提供的示例是说明来自多种所有可能实施例的所选实施例。相应地，本发明人的意图在于，所附权利要求书并不受用于说明本发明的特征的示例的选择限制。如权利要求书所使用的词语“包括”及其语法变体在逻辑上还对着并且包括变化并且不同程度的词语，非限制性地例如“基本上由…组成”和“由…组成”。必要时，提供了范围；那些范围包含它们之间的所有子范围。预期这些范围的变化将是本领域的技术人员将会想到的，并且在没有专用于公开的情况下，那些变化在可能的情况下应当被理解为由所附权利要求书涵盖。还预计科技进步将使由于语言的不准确而现在没有考虑的等效方案或置换方案成为可能，并且这些变化在可能的情况下也应当被理解为由所附权利要求书涵盖。
【权利要求】
1.一种单片集成半导体组件，包括: 包括硅(Si)的衬底； 在所述衬底上制作的氮化镓(GaN)半导体装置；以及 在所述衬底之中或之上制作的至少一个瞬态电压抑制器(TVS)结构， 其中所述TVS结构与所述GaN半导体装置电接触，并且所述TVS结构配置成在跨所述GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式、雪崩模式或者它们的组合模式。
2.如权利要求1所述的半导体组件，其中，所述TVS结构横向配置。
3.如权利要求1所述的半导体组件，其中，所述TVS结构竖向配置。
4.如权利要求1所述的半导体组件，其中，所述TVS结构包括: 第一半导体区，具有第一导电类型； 第二半导体区，具有第二导电类型，并且与所述第一半导体区电接触；以及 第三半导体区，具有第一导电类型，并且与所述第二半导体区电接触。
5.如权利要求4所述的半导体组件，其中，所述第一导电类型是η+型，而所述第二导电类型是P型。
6.如权利要求4所述的半导体组件，其中，所述第一半导体区、所述第二半导体区和所述第三半导体区在所述Si衬底中形成。
7.如权利要求4所述的半导体组件，其中，所述第一半导体区、所述第二半导体区和所述第三半导体区在所述Si衬底上外延生长。
8.如权利要求4所述的半导体组件，其中，所述TVS结构还包括设置在所述Si衬底的至少一部分上的GaN层，并且所述第一半导体区、所述第二半导体区和所述第三半导体区在所述GaN层中形成。
9.如权利要求1所述的半导体组件，其中，所述TVS结构经由栅极-源极端子、漏极-源极端子、栅极-漏极端子或者它们的组合与所述GaN半导体装置电接触。
10.如权利要求1所述的半导体组件，其中，所述GaN半导体装置包括高电子迁移率晶体管(HEMT)、结型栅场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)、二极管或者它们的组合。
【文档编号】H01L21/82GK104347616SQ201410357144
【公开日】2015年2月11日 申请日期:2014年7月25日 优先权日:2013年7月25日
【发明者】A.S.卡什亚普, P.M.桑维克, 周锐, P.A.罗西 申请人:通用电气公司