半导体器件结构及其制作方法
【专利摘要】本发明公开了一种半导体器件结构及其制作方法。其中，该半导体器件结构包括：衬底，具有沟槽，沟槽的开口位于衬底的第一表面；有源区，设置于沟槽两侧的衬底中；栅极结构，包括设置于沟槽表面上的栅氧层、设置于栅氧层表面上的第一多晶硅层和设置于第一多晶硅层上的第二多晶硅层，第一多晶硅层为非掺杂多晶硅或者轻掺杂多晶硅，第二多晶硅层为重掺杂多晶硅。上述半导体器件结构同时实现了沟槽两侧衬底上多晶硅的彻底刻蚀，以及位于沟槽侧壁上的多晶硅对有源区的很好覆盖，进而减少了器件性能的失效和成品率的损失。
【专利说明】半导体器件结构及其制作方法
【技术领域】
[0001] 本发明涉及半导体集成电路的【技术领域】，具体而言，涉及一种半导体器件结构及 其制作方法。
【背景技术】
[0002] 沟槽式晶体管是指在晶体管的硅片正面挖许多浅而密的沟槽，把栅氧化层和栅电 极做在沟槽侧壁上，因而晶体管的沟道就成为沿沟槽侧壁的垂直沟道。与现有技术中的平 面栅晶体管相比，沟槽式晶体管具有更小的通态压降，与平面栅相比约小30%左右，并且电 流密度更大。
[0003]以沟槽式IGBT为例，其MOS栅为垂直沟槽结构，因此需要在沟槽中填充多晶硅作 栅极。图1示出了现有技术中应用于沟槽式IGBT的半导体器件结构的剖面结构示意图。如 图1所示，现有半导体器件结构包括具有沟槽的衬底10'，形成于沟槽两侧的衬底中的有 源区30',形成于凹槽两侧的衬底 10'表面上的沟槽掩蔽氧化膜40'，以及形成于衬底沟 槽中的栅极结构20'。其中，栅极结构20'包括形成于沟槽表面的栅氧化膜21'以及填充 于栅氧化膜上的掺杂多晶硅22'。
[0004] 对于沟槽式晶体管，尤其是沟槽式IGBT其沟槽开口宽度至少为l.Oum，所以其形 成于沟槽中的多晶硅的刻蚀工艺是影响产品性能和成品率的关键工艺。多晶硅的刻蚀工 艺既要求将沟槽区域以外的多晶硅彻底干净的刻蚀掉，又要确保沟槽内的多晶硅凹陷量适 当，即沟槽内的多晶硅不能太深，必须在有源区之上，否则会因阈值电压的控制问题导致成 品率损失。但是多晶硅刻蚀中防止多晶硅刻蚀不干净和多晶硅凹陷量的控制在工艺上是相 互矛盾的，要确保多晶硅能够刻蚀干净，就需要延长刻蚀时间，但是这会导致沟槽内的多晶 硅凹陷量变大；反之，要确保沟槽内的多晶硅凹陷量不会太大，就需要缩短刻蚀时间，但是 这又会导致多晶硅刻蚀不干净。如果刻蚀工艺控制容差小，容易出现器件性能失效和成品 率损失的问题。
【发明内容】
[0005] 本发明旨在提供一种半导体器件结构及其制作方法，以解决现有技术中为了同时 实现沟槽两侧衬底上多晶硅的彻底刻蚀以及位于沟槽侧壁上的多晶硅对有源区的很好覆 盖所导致的器件性能失效和成品率损失的问题。
[0006] 为了实现上述目的，根据本发明的一个方面，提供了一种半导体器件结构，半导体 器件结构包括：衬底，具有沟槽，沟槽的开口位于衬底的第一表面；有源区，设置于沟槽两 侧的衬底中；栅极结构，包括设置于沟槽表面上的栅氧层、设置于栅氧层表面上的第一多晶 硅层和设置于第一多晶硅层上的第二多晶硅层，第一多晶硅层为非掺杂多晶硅或者轻掺杂 多晶娃，第二多晶硅层为重掺杂多晶硅；其中，有源区的远离第一表面的底面与第一表面的 垂直距离为H1，第一多晶硅层的上表面与第一表面的垂直距离为H2,第二多晶硅层的上表 面与第一表面的垂直距罔为H3,并且H1大于H2, H3大于H2。
[0007]进一步地，半导体器件结构还包括沟槽掩蔽层，沟槽掩蔽层形成于凹槽两侧的衬 底表面上。
[0008] 进一步地，栅氧层和沟槽掩蔽层的材料为Si〇2。
[0009] 进一步地，半导体器件结构应用于IGBT或MOSFET。
[0010]为了实现上述目的，根据本发明的一个方面，提供了一种半导体器件结构的制作 方法，该制作方法包括以下步骤：在衬底上形成沟槽，沟槽的开口位于衬底的第一表面，以 及在沟槽两侧的衬底中形成有源区，有源区的远离第一表面的底面与第一表面的垂直距离 为H1，其特征在于，在衬底上形成沟槽的步骤后，制作方法还包括在沟槽中形成栅极结构的 步骤，形成栅极结构的步骤包括：
[0011] 在沟槽表面上形成栅氧层；
[0012] 在栅氧层表面上形成第一多晶硅层；
[0013] 在第一多晶硅层上形成第二多晶硅层；其中，
[0014]第一多晶硅层的上表面与第一表面的垂直距离为H2,第二多晶硅层的上表面与第 一表面的垂直距离为H3,并且H1大于H2，H3大于H2。
[0015]进一步地，在衬底上形成沟槽的步骤包括：形成依次覆盖于衬底表面上的沟槽掩 蔽层和图形化光刻胶；沿图形化光刻胶刻蚀沟槽掩蔽层和衬底形成沟槽。
[0016] 进一步地，在沟槽中形成栅极结构的步骤包括：在沟槽表面上形成栅氧层；在栅 氧层和沟槽掩蔽层的表面上形成第一多晶硅预备层；在第一多晶硅预备层上填充第二多晶 硅预备层；对第一多晶硅预备层和第二多晶硅预备层进行光刻和分步刻蚀，以形成第一多 晶硅层和第二多晶硅层。
[0017] 进一步地，形成第二多晶硅预备层的工艺为原位掺杂。
[0018] 进一步地，分步刻蚀的步骤包括：进行第一刻蚀步骤，刻蚀掉部分第二多晶硅预备 层，优选第一刻蚀为干法刻蚀；进行第二刻蚀步骤，完全刻蚀掉沟槽掩蔽层上的第二多晶硅 预备层，并刻蚀第一多晶硅预备层至距沟槽掩蔽层的表面2?10nm，优选第二刻蚀为终点 检知刻蚀；以及进行第三刻蚀步骤，完全刻蚀掉沟槽掩蔽层上的第一多晶硅预备层，以形成 第一多晶桂层和第二多晶硅层。
[0019] 进一步地，栅氧层的厚度为]()0?2000A，位于沟槽掩蔽层上的第一多晶硅预备层的 厚度为5〇0? 5〇0〇A>以及位于沟槽掩蔽层上的第二多晶硅预备层的厚度为f〇_~150〇〇A。
[0020] 进一步地，第一多晶硅层为非掺杂多晶硅时，制作方法还包括进行热处理的步骤。
[0021] 进一步地，热处理后的第一多晶硅层和第二多晶硅层的的整体方块电阻小于 lOohm/ □。
[0022] 应用本发明的技术方案，本发明提供了一种包括具有沟槽的衬底、有源区和栅极 结构的半导体器件结构，栅极结构包括设置于沟槽表面上的栅氧层、设置于栅氧层表面上 的第一多晶硅层和设置于第一多晶硅层上的第二多晶硅层。上述半导体器件结构中由于第 一多晶硅层为非掺杂多晶硅或者轻掺杂多晶硅，第二多晶硅层为重掺杂多晶硅，使得第一 多晶硅层的刻蚀速率小于第二多晶硅层的刻蚀速率，从而由于所形成第一多晶硅层的高度 高于第二多晶硅层的高度，使位于沟槽侧壁的第一多晶硅层很好地覆盖在有源区上，进而 减少了由阈值电压的控制问题所导致的成品率损失。
【专利附图】
【附图说明】
[0023]构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示 意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0024]图1示出了现有技术中应用于沟槽式IGBT的半导体器件结构剖面结构示意图； [0025]图2示出了本发明实施方式所提供的半导体器件结构的剖面结构示意图；
[0026]图3示出了本发明实施方式所提供的半导体器件结构的制作方法的流程示意图； [0027]图4示出了在本发明实施方式所提供的半导体器件结构的制作方法中，在衬底上 形成沟槽后的基体的剖面结构示意图；
[0028] 图5示出了在图4所示的基体上顺序形成栅氧层、第一多晶硅预备层和第二多晶 娃预备层后的基体的剖面结构不意图；
[0029] 图6示出了刻蚀图5所示的第一多晶硅预备层和第二多晶硅预备层以形成第一多 晶硅层和第二多晶硅层后的基体的剖面结构示意图；以及
[0030]图7示出了在图6所示的基体的沟槽两侧形成有源区后的基体的剖面结构示意 图。
【具体实施方式】
[0031] 需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相 互组合。下面将参考附图并结合实施例来详细说明本发明。
[0032] 需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根 据本发明的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式 也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语"包含"和/或"包 括"时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0033] 为了便于描述，在这里可以使用空间相对术语，如"在……之上"、"在……上方"、 "在……上表面"、"上面的"等，用来描述如在图中所示的一个器件或特征与其他器件或特 征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位 之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为"在其他器 件或构造上方"或"在其他器件或构造之上"的器件之后将被定位为"在其他器件或构造下 方"或"在其他器件或构造之下"。因而，示例性术语"在……上方"可以包括"在……上方" 和"在……下方"两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方 位），并且对这里所使用的空间相对描述作出相应解释。
[0034] 正如【背景技术】中所介绍的，现有技术中应用于沟槽式IGBT的半导体器件结构具 有形成于衬底沟槽中的栅极结构，其中，栅极结构还包括形成于沟槽表面的栅氧化膜以及 填充于栅氧化膜上的多晶硅。因为在多晶硅刻蚀过程中避免多晶硅刻蚀残留和多晶硅凹陷 量的控制是相互矛盾的，这就对多晶硅刻蚀提出了非常苛刻的工艺要求，如果工艺控制容 差小，极其容易出现器件性能失效和成品率损失的问题。本发明的发明人针对上述问题进 行研究，提出了一种半导体器件结构。如图2所示，该半导体器件结构包括：衬底10,具有沟 槽，沟槽的开口位于衬底10的第一表面；有源区30,设置于沟槽两侧的衬底10中；栅极结 构20,包括设置于沟槽表面上的栅氧层21、设置于栅氧层21表面上的第一多晶硅层22和 设置于第一多晶硅层22上的第二多晶硅层23,第一多晶硅层22为非掺杂多晶硅或者轻掺 杂多晶硅，第二多晶硅层23为重掺杂多晶硅；其中，有源区30的远离第一表面的底面与第 一表面的垂直距离为H1，第一多晶硅层22的上表面与第一表面的垂直距离为H2,第二多晶 硅层23的上表面与第一表面的垂直距离为H3, H1大于H2, H3大于H2。
[0035] 上述半导体器件结构中由于第一多晶硅层为非掺杂多晶硅或者轻掺杂多晶硅，第 二多晶硅层为重掺杂多晶硅，使得第一多晶硅层的刻蚀速率小于第二多晶硅层的刻蚀速 率，从而由于所形成第一多晶硅层的高度高于第二多晶硅层的高度，使位于沟槽侧壁的第 一多晶硅层很好地覆盖在有源区上，进而减少了由阈值电压的控制问题所导致的成品率损 失。
[0036]在上述半导体器件结构中，栅氧层21的材料可以根据现有技术进行设定。优选 地,栅氧层21的材料为Si02。另外，半导体器件结构还包括形成于凹槽两侧的衬底10表面 上的沟槽掩蔽层40,沟槽掩蔽层可以为本领域中常见的介质氧化物，例如Si0 2等。
[0037]在本发明上述半导体器件结构中，半导体器件结构只是半导体器件中的一部分， 因此该半导体器件结构会应用于不同的半导体器件中。具体地，半导体器件结构可以应用 于 IGBT 或 M0SFET。
[0038]同时，本发明还提供了一种上述半导体器件结构的制作方法。如图3所示，该制作 方法包括：在衬底上形成沟槽，沟槽的开口位于衬底的第一表面，以及在沟槽两侧的衬底中 形成有源区，有源区的远离第一表面的底面与第一表面的垂直距离为H1，其特征在于，在衬 底上形成沟槽的步骤后，制作方法还包括在沟槽中形成栅极结构的步骤，形成栅极结构的 步骤包括：在沟槽表面上形成栅氧层；在栅氧层表面上形成第一多晶硅层；在第一多晶硅 层上形成第二多晶硅层；其中，第一多晶硅层的上表面与第一表面的垂直距离为 H2，第二 多晶硅层的上表面与第一表面的垂直距离为H3,并且H1大于H2, H3大于H2。
[0039]上述制作方法中，由于掺杂浓度越低的多晶硅其刻蚀速率越小，使得第一多晶硅 层的刻蚀^率小于第二多晶硅层的刻蚀速率，导致所形成第一多晶硅层的高度高于第二多 晶硅层的高度，从而使得位于沟槽侧壁的第一多晶硅层很好地覆盖在有源区上，进而减少 了由阈值电压的控制问题所导致的成品率损失。
[0040]进一步地，上述制作方法通过在栅氧层和衬底上沉积第一多晶硅预备层，并在第 一多晶硅预备层上填充形成第二多晶硅预备层，以及对第二多晶硅预备层和第一多晶硅预 备层刻蚀后形成第一多晶硅层和第二多晶硅层，使沟槽两侧的衬底上没有残留的第一多晶 硅层和第二多晶硅层，从而同时减少了因非掺杂多晶硅和掺杂多晶硅残留导致的 Igss失 效（Gate-source短路）问题,进一步降低了成品率损失。
[0041]下面将更详细地描述根据本发明的示例性实施方式。然而，这些示例性实施方式 可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当 理解的是，提供这些实施方式是为了使得本发明的公开彻底且完整，并且将这些示例性实 施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域 的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0042]图4至图7示出了本发明提供的半导体器件结构的制作方法中，经过各个步骤后 得到的基体的剖面结构示意图。下面将结合图4至图7,进一步说明本发明所提供的半导体 器件结构的制作方法。 '
[0043]首先，在衬底10上形成沟槽，其结构如图4所示。形成该沟槽的方法有很多种，在 一种优选的实施方式中，在衬底10上形成沟槽的步骤包括：形成依次覆盖于衬底10表面上 的沟槽掩蔽层40和图形化光刻胶50,沿图形化光刻胶50刻蚀沟槽掩蔽层40和衬底10形 成沟槽。
[0044] 上述图形化光刻胶具有特定的图形，通过图形刻蚀出上述沟槽，光刻的工艺条件 可以根据实际工艺需求进行设定，在此不再赘述。其中，衬底10可以为单晶硅或绝缘体上 硅等。沟槽的深度及开口宽度可以根据实际需求进行设定，例如在IGBT中，沟槽开口宽度 至少为1. 0 μ m。
[0045] 完成在衬底10上形成沟槽的步骤之后，在沟槽中形成栅极结构20,栅极结构20包 括形成于沟槽表面上的栅氧层21、形成于栅氧层21表面上的第一多晶硅层22和填充于第 一多晶硅层22上的第二多晶硅层23,第一多晶硅层22的上表面与第一表面的垂直距离为 H2,第二多晶娃层23的上表面与第一表面的垂直距尚为H3, H1大于H2, H3大于H2。
[0046] 形成该栅极结构20的方法有很多种，在一种优选的实施方式中，形成栅极结构20 的步骤包括：在沟槽表面上形成栅氧层21 ;在栅氧层21和沟槽掩蔽层40的表面上形成第 一多晶硅预备层24 ;在第一多晶硅预备层24上填充第二多晶硅预备层25,进而形成如图5 所示的基体结构；对第一多晶硅预备层24和第二多晶硅预备层25进行光刻和分步刻蚀，以 形成第一多晶硅层22和第二多晶硅层23,进而形成如图6所示的基体结构。
[0047] 优选地，形成上述第一多晶硅预备层24和第二多晶硅预备层25的工艺可以为化 学气相沉积，填充第二多晶硅预备层25的工艺为原位掺杂，原位掺杂是淀积多晶硅的同时 进行多晶硅的掺杂，通过原位掺杂避免了杂质离子进入第一多晶硅预备层24 ;上述栅氧层 21可以为Si02层，其工艺可以为化学气相沉积或热氧化工艺等。上述工艺为本领域现有技 术，工艺条件可以根据实际工艺需求进行设定，在此不再赘述。
[0048] 同时，上述栅氧层21、第一多晶硅预备层24以及位于沟槽掩蔽层上的第二多晶硅 预备层25的沉积厚度可以根据实际工艺需求进行设定。优选地，在沟槽中形成栅极结构20 的步骤中，依次形成厚度为100?2000A的栅氧层21、厚度为5 ()0'5〇0〇A的第一多晶硅预备层 24和厚度为:#〇〇〇~1500〇Α的位于沟槽掩蔽层上的第二多晶硅预备层25。沉积上述厚度的栅 氧层21、桌一多晶娃预备层24和第一多晶娃预备层25在刻蚀步骤后可以实现多晶桂对有 源区的很好覆盖。
[0049] 上述光刻是掩膜场氧化膜上的栅条多晶硅，使刻蚀的沟槽区域中的第一多晶硅预 备层24和第二多晶硅预备层25露出，光刻的工艺条件可以根据实际工艺需求进行设定，在 此不再赘述。
[0050] 上述优选实施方式中，分步刻蚀的步骤包括：进行第一刻蚀步骤，刻蚀掉部分第二 多晶硅预备层25,优选第一刻蚀为干法刻蚀；进行第二刻蚀步骤，完全刻蚀掉沟槽掩蔽层 上的第二多晶硅预备层25,并刻蚀第一多晶硅预备层24至距沟槽掩蔽层40的表面2? 10nm，优选第二刻蚀为终点检知刻蚀；以及进行第三刻蚀步骤，完全刻蚀掉沟槽掩蔽层上的 第一多晶硅预备层24,以形成第一多晶硅层22和第二多晶硅层23。
[0051] 上述分布刻蚀的工艺条件可以根据实际工艺需求进行设定。优选地，分布刻蚀为 干法刻蚀，并且第二刻蚀还可以为终点检知刻蚀，终点检知刻蚀可以完全刻蚀掉沟槽掩蔽 层上的第二多晶硅预备层25并使沟槽掩蔽层上的第一多晶硅预备层24被尽可能地刻蚀 掉，再通过第三刻蚀使沟槽掩蔽层上的第一多晶硅预备层24被彻底地刻蚀掉。 _2]需雖意腿，分步麵的频并不健于上述健实齡式。例如，分步刻蚀的 步，还可以为：进行第一刻蚀步骤，完全刻蚀掉沟槽掩蔽层上的第二多晶硅预备层25并刻 蚀第一多晶硅预备层 24至其距沟槽掩蔽层4〇的表面距离为2?10nm，并且刻蚀可以为终 点检知刻蚀，进行第二刻蚀步骤，完全刻蚀掉沟槽掩蔽层上的第一多晶硅预备层 24，形成第 一多晶硅层22和第二多晶硅层23。
[0053]完成在沟槽中形成栅极结构20的步骤之后，在沟槽两侧的衬底1〇中形成有源区 30,进而形成如图7所示的基体结构。形成上述有源区30是对沟槽两侧的衬底进行相同类 型的^杂。形成有源区30的工艺可以为离子注入，上述离子注入的离子可以为p型离子或 N型尚子，离子注入的工艺条件可以根据实际工艺需求进行设定，在此不再赘述。
[0054]优选地，第一多晶硅层22为非掺杂多晶硅时，制作方法还可以包括进行热处理以 使第二多晶硅层23中的掺杂元素扩散进第一多晶硅层22。相对于现有技术中沟槽内的重 掺杂多晶硅，在栅氧多晶硅界面形成的轻掺杂多晶硅改善了栅氧化膜的完整性，提高了栅 氧的质量和耐压。优选地，上述热处理的温度可以为9〇(TC以上。
[0055]上述优选实施方式中，热处理后的第一多晶硅层22和第二多晶硅层23的整体方 块电阻小于lOohm/ □。第二多晶硅层23的掺杂浓度是磷扩散掺杂多晶硅的10倍以上，其 方块电阻Rs〈10ohm/ □，而磷扩散掺杂多晶硅的最低方块电阻Rs>i〇〇hm/ □。后续90(TC以 上的热处理工艺将使第二多晶硅层23中的掺杂多晶硅去掺杂第一多晶硅层22中的未掺杂 多晶硅，但整体多晶硅Rs仍然小于lOohm/ □，整体掺杂浓度仍然是磷扩散多晶硅的5倍以 上。
[0056] 从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
[0057] (1)本发明提供了一种包括具有沟槽的衬底、有源区和栅极结构的半导体器件结 构，栅极结构包括设置于沟槽表面上的栅氧层、设置于栅氧层表面上的第一多晶硅层和设 置于第一多晶硅层上的第二多晶硅层。上述半导体器件结构中由于第一多晶硅层为非掺 杂多晶硅或者轻掺杂多晶硅，第二多晶硅层为重掺杂多晶硅,使得第一多晶硅层的刻蚀速 率小于第二多晶硅层的刻蚀速率，由于所形成第一多晶硅层的高度高于第二多晶硅层的高 度，使位于沟槽侧壁的第一多晶硅层很好地覆盖在有源区上，进而减少了由阈值电压的控 制问题所导致的成品率损失。
[0058] (2)本发明提供的半导体器件结构的制作方法中，还通过在栅氧层和衬底上沉积 第一多晶硅预备层，并在第一多晶硅预备层上填充形成第二多晶硅预备层，以及对第二多 晶硅预备层和第一多晶硅预备层刻蚀后形成第一多晶硅层和第二多晶硅层，使沟槽两侧的 衬底上没有残留的第一多晶硅层和第二多晶硅层，从而同时减少了因非掺杂多晶硅和掺杂 多晶娃残留导致的Igss失效（Gate-source短路）问题，进一步降低了成品率损失。
[0059] (3)进一步地，在栅氧层表面为轻掺杂多晶硅，相对于重掺杂多晶硅，改善了栅氧 化膜的完整性，提高了栅氧的质量和耐压。
[0060] 以上所述仅为本发明的优选实施例而己，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1. 一种半导体器件结构，其特征在于，所述半导体器件结构包括： 衬底（10)，具有沟槽，所述沟槽的开口位于所述衬底（10)的第一表面； 有源区（30)，设置于所述沟槽两侧的所述衬底（10)中； 栅极结构（20)，包括设置于所述沟槽表面上的栅氧层（21)、设置于所述栅氧层（21)表 面上的第一多晶硅层（22)和设置于所述第一多晶硅层（22)上的第二多晶硅层（23)，所述 第一多晶娃层（22)为非掺杂多晶娃或者轻掺杂多晶娃，所述第二多晶娃层（23)为重掺杂 多晶娃；其中， 所述有源区（30)的远离所述第一表面的底面与所述第一表面的距离为H1，所述第一 多晶硅层（22)的上表面与所述第一表面的垂直距离为H2,所述第二多晶硅层（23)的上表 面与所述第一表面的垂直距离为H3,并且所述Hl大于所述H2,所述H3大于所述H2。
2. 根据权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构还包括 沟槽掩蔽层（40)，所述沟槽掩蔽层（40)形成于所述沟槽两侧的所述衬底（10)表面上。
3. 根据权利要求2所述的半导体器件结构，其特征在于，所述栅氧层（21)和所述沟槽 掩蔽层（40)的材料为SiO2。
4. 根据权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构应用于 IGBT或MOSFET。
5. -种半导体器件结构的制作方法，包括在衬底（10)上形成沟槽，所述沟槽的开口位 于所述衬底（10)的第一表面，以及在所述沟槽两侧的所述衬底（10)中形成有源区（30)， 所述有源区（30)的远离所述第一表面的底面与所述第一表面的垂直距离为H1，其特征在 于，在所述衬底（10)上形成所述沟槽的步骤后，所述制作方法还包括在所述沟槽中形成栅 极结构（20)的步骤，所述形成栅极结构（20)的步骤包括： 在所述沟槽表面上形成栅氧层（21); 在所述栅氧层（21)表面上形成第一多晶硅层（22); 在所述第一多晶硅层（22)上形成第二多晶硅层（23);其中， 所述第一多晶硅层（22)的上表面与所述第一表面的垂直距离为H2,所述第二多晶硅 层（23)的上表面与所述第一表面的垂直距离为H3,并且所述Hl大于所述H2,所述H3大于 所述H2。
6. 根据权利要求5所述的制作方法，其特征在于，在所述衬底（10)上形成所述沟槽的 步骤包括： 形成依次覆盖于所述衬底（10)表面上的沟槽掩蔽层（40)和图形化光刻胶（50); 沿所述图形化光刻胶（50)刻蚀所述沟槽掩蔽层（40)和所述衬底（10)形成所述沟槽。
7. 根据权利要求5所述的制作方法，其特征在于，在所述沟槽中形成所述栅极结构 (20)的步骤包括： 在所述沟槽表面上形成所述栅氧层（21); 在所述栅氧层（21)和所述沟槽掩蔽层（40)的表面上形成第一多晶硅预备层（24); 在所述第一多晶硅预备层（24)上填充第二多晶硅预备层（25); 对所述第一多晶硅预备层（24)和所述第二多晶硅预备层（25)进行光刻和分步刻蚀， 以形成所述第一多晶硅层（22)和所述第二多晶硅层（23)。
8. 根据权利要求7所述的制作方法，其特征在于，形成所述第二多晶硅预备层（25)的 工艺为原位掺杂。
9. 根据权利要求7所述的制作方法，其特征在于，所述分步刻蚀的步骤包括： 进行第一刻蚀步骤，刻蚀掉部分所述第二多晶硅预备层（25)，优选所述第一刻蚀为干 法刻蚀； 进行第二刻蚀步骤，完全刻蚀掉所述沟槽掩蔽层上的所述第二多晶硅预备层（25)，并 刻蚀所述第一多晶硅预备层（24)至距所述沟槽掩蔽层（40)的表面2?10nm，优选所述第 二刻蚀为终点检知刻蚀；以及 进行第三刻蚀步骤，完全刻蚀掉所述沟槽掩蔽层上的所述第一多晶硅预备层（24)，以 形成所述第一多晶硅层（22)和所述第二多晶硅层（23)。
10. 根据权利要求7所述的制作方法，其特征在于，所述栅氧层（21)的厚度为 100?2000A，位于所述沟槽掩蔽层（40)上的所述第一多晶硅预备层（24)的厚度为 5()(K500()A,以及位于所述沟槽掩蔽层上的所述第二多晶硅预备层（25)的厚度为 5000?15OOOA。
11. 根据权利要求5所述的制作方法，其特征在于，所述第一多晶娃层（22)为非掺杂多 晶硅时，所述制作方法还包括进行热处理的步骤。
12. 根据权利要求11所述的制作方法，其特征在于，所述热处理后的所述第一多晶硅 层（22)和所述第二多晶硅层（23)的整体方块电阻小于IOohm/ 口。
【文档编号】H01L29/06GK104241339SQ201410535529
【公开日】2014年12月24日 申请日期:2014年10月11日 优先权日:2014年10月11日
【发明者】义夫 申请人:丽晶美能（北京）电子技术有限公司