半导体元件及其制造方法与流程

本发明是有关于一种半导体元件及其制造方法。

背景技术：

随着半导体元件的集成化，为了达到高密度以及高效能的目标，在制造半导体元件时，倾向形成向上堆叠的结构，以更有效利用晶圆面积。因此，小尺寸元件中经常出现高深宽比(high aspect ratio)的半导体结构或开口。

在制造上述元件时，为了形成具有高深宽比(high aspect ratio)的沟道，通常会采用非常高的刻蚀选择比进行图案化工艺。然而，在使用非常高的刻蚀选择比的情况下，会有位于沟道的侧壁的材料层无法完全被移除的问题。一旦沟道的侧壁残留有材料层且上述材料层为导体时，则会在半导体元件之间产生不当的导通，进而使元件的电性表现恶化。因此，如何在具有高深宽比的沟道的半导体结构中，以沟道的侧壁不残留材料层的方式，进行材料层(导体层)的图案化，为当前所需研究的课题。

技术实现要素：

本发明提供一种半导体元件的制造方法，其可在具有高深宽比的沟道的半导体结构进行材料层(导体层)的图案化时，使得沟道的侧壁不残留材料层或减少材料层残留。

本发明提供一种半导体元件的制造方法。上述半导体元件的制造方法包括以下步骤：在基底上形成多个鳍状结构，相邻的上述鳍状结构之间具有开口；形成导体材料层，以覆盖上述鳍状结构并填满上述开口；图案化上述导体材料层以及上述鳍状结构，以形成网状结构，上述网状结构具有在第一方向延伸的多个第一条状物与在第二方向延伸的多个第二条状物，上述第一条状物与上述第二条状物交叉，且上述网状结构具有多个孔洞。上述第一条状物位于上述基底上且位于与上述鳍状结构对应的位置。上述第二条状物位于上述基底上且上述第二条状物中的上述导体材料层横跨 上述鳍状结构。上述孔洞位于上述开口中，且上述孔洞的周围环绕有上述第一条状物与上述第二条状物，并且上述孔洞延伸至较上述鳍状结构的底部更靠近上述基底的位置。

在本发明的一实施例中，图案化上述导体材料层以及上述鳍状结构的步骤包括进行非选择性刻蚀工艺。

在本发明的一实施例中，将上述导体材料层以及上述鳍状结构之间的刻蚀选择比控制为0.7至1.3，以进行上述非选择性刻蚀工艺。

在本发明的一实施例中，形成上述鳍状结构的步骤包括以下步骤：在上述基底上形成堆叠层，上述堆叠层包括交互堆叠的至少一导体层以及至少一介电层；形成电荷储存层，以覆盖位于上述开口的底部的上述基底以及上述堆叠层的表面。

在本发明的一实施例中，上述半导体元件的制造方法，还包括以下步骤：形成多个介电柱，以至少填满上述孔洞；图案化上述第一条状物中的上述导体材料层以及上述介电柱，以使经图案化的上述导体材料层形成多个梳状结构。每一梳状结构包括：多个梳部以及连接部。上述梳部插入于相邻的上述鳍状结构之间的上述开口中且与相邻的上述鳍状结构的侧壁接触。上述连接部在上述第二方向延伸，位于上述鳍状结构上且连接上述梳部。

在本发明的一实施例中，形成上述介电柱以及图案化上述第一条状物中的上述导体材料层以及上述介电柱的步骤包括以下步骤：形成介电材料层，以覆盖上述网状结构并填满上述孔洞；图案化上述介电材料层以及上述第一条状物中的上述导体材料层，以形成上述梳状结构、多个顶盖层以及上述介电柱。每一梳状结构包括上述梳部以及上述连接部。每一顶盖层位于上述连接部上且沿着上述第二方向延伸。

本发明又提供一种半导体元件。上述半导体元件包括基底、多个鳍状结构、多个梳状结构以及多个介电柱。上述鳍状结构位于上述基底上，且在第一方向延伸。相邻的上述鳍状结构之间具有开口。上述梳状结构包括导体材料，且每一梳状结构包括多个梳部以及连接部。上述梳部插入于相邻的上述鳍状结构之间的上述开口中且与相邻的上述鳍状结构的侧壁接触。上述连接部在第二方向延伸，位于上述鳍状结构上且连接上述梳部。 上述介电柱插入于相邻的上述鳍状结构之间的上述开口中且与相邻的上述鳍状结构的侧壁以及上述梳部接触，且延伸至较上述鳍状结构的底部更靠近上述基底的位置。

在本发明的一实施例中，上述鳍状结构包括堆叠层以及电荷储存层。上述堆叠层包括交互堆叠的至少导体层以及至少介电层。上述电荷储存层覆盖位于上述开口的底部的上述基底以及上述堆叠层的表面。

在本发明的一实施例中，每一介电柱分别具有不同的高度。

在本发明的一实施例中，每一介电柱的高度大于每一鳍状结构的高度。

基于上述，本发明通过同时图案化鳍状结构以及材料层(导体层)并形成网状结构，可在具有高深宽比的沟道的半导体结构中，以沟道的侧壁不残留材料层的方式，进行材料层(导体层)的图案化。这样的方法可以有效防止所形成的半导体元件之间产生不当的导通，进而改善元件的电性表现。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A至图1F为依照本发明的一实施例所绘示的半导体元件的制造方法的立体图。

图2A至图2F为沿图1A至图1F的A-A’线所绘示的半导体元件的制造方法的剖面示意图。

图3A至图3F为沿图1A至图1F的B-B’线所绘示的半导体元件的制造方法的剖面示意图。

图4A至图4F为沿图1A至图1F的C-C’线所绘示的半导体元件的制造方法的剖面示意图。

【符号说明】

10：基底

12、16b：介电层

14：鳍状结构

16：堆叠层

16a：导体层

18：电荷储存层

20：第一硬掩模层

22：导体材料层

24：掩模结构

24a：第一先进图案化薄膜

24b：介电抗反射层

24c：第二先进图案化薄膜

24d：含硅硬掩模底部抗反射层

24e：图案化的光刻胶层

25：网状层

25a：第一条状导体层

25b：第二条状导体层

26：网状结构

26a：第一条状物

26b：第二条状物

28：介电柱

28a：介电材料层

30：梳状结构

30a：梳部

30b：连接部

28b：顶盖层

A1：第一夹角

A2：第二夹角

D1：第一方向

D2：第二方向

H、H3：高度

H1：第一高度

H2：第二高度

P：孔洞

T：开口

W1、W2：长度

具体实施方式

图1A至图1F为依照本发明的一实施例所绘示的半导体元件的制造方法的立体图。图2A至图2F为沿图1A至图1F的A-A’线所绘示的半导体元件的制造方法的剖面示意图。图3A至图3F为沿图1A至图1F的B-B’线所绘示的半导体元件的制造方法的剖面示意图。图4A至图4F为沿图1A至图1F的C-C’线所绘示的半导体元件的制造方法的剖面示意图。

请同时参照图1A、图2A、图3A以及图4A，首先提供基底10。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicon on insulator，SOI)基底10。基底10例如是硅或硅化锗。

请再同时参照图1A、图2A、图3A以及图4A，在基底10上形成介电层12。介电层12包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。在一实施例中，介电层12例如是底氧化层(bottom oxide layer，BOX)。介电层12的厚度例如是介于至之间。介电层12的形成方法例如是热氧化法或化学气相沉积法。

请再同时参照图1A、图2A、图3A以及图4A，接着在介电层12上形成堆叠层16。堆叠层16包括交互堆叠的多层导体层16a以及多层介电层16b。导体层16a的材料包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。每一导体层16a的厚度例如是介于至之间。每一介电层16b的厚度例如是介于至之间。介电层16b的材料可与介电层12的材料相同或相异。介电层16b的材料可以包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。导体层16a以及介电层16b的形成方法例如是热氧化法或化学气相沉积法。

请再同时参照图1A、图2A、图3A以及图4A，继而形成电荷储存层18，以覆盖堆叠层16的表面以及介电层12的表面，而形成多个鳍状结构14。电荷储存层18的材料包括氧化物、氮化物或其组合。具体而言，电 荷储存层18的材料包括氮化硅、氧化硅或其组合。电荷储存层18可以是单层或多层。在一实施例中，电荷储存层18例如是单层的氮化硅层。在另一实施例中，电荷储存层18例如是由氧化层/氮化层/氧化层(Oxide-Nitride-Oxide，ONO)所构成的复合层。电荷储存层18的厚度例如是介于至之间。电荷储存层18的形成方法例如是化学气相沉积法或是热氧化法。

请再同时参照图1A、图2A、图3A以及图4A，相邻的鳍状结构14之间具有开口T。开口T可以是任意长度、宽度、形状的开口。开口T的剖面可为任意形状，例如是V型、U型、菱形或其组合，但本发明并不以此为限。

请再同时参照图1A、图2A、图3A以及图4A，在一实施例中，每一鳍状结构14可以选择性地还包括第一硬掩模层20。第一硬掩模层20例如是位于堆叠层16与电荷储存层18之间，但本发明并不以此为限。第一硬掩模层20可为单层或多层。第一硬掩模层20的材料例如是氧化硅、氮化硅或其他具有高杨氏模量(Young’s modulus)的材料。第一硬掩模层20的厚度例如是介于至之间。第一硬掩模层20的形成方法例如是化学气相沉积法。

请参照图1A、1B、图2B、图3B以及图4B，形成导体材料层22，以覆盖鳍状结构14的电荷储存层18以及介电层12的表面，并填满开口T。导体材料层22包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。导体材料层22在鳍状结构14的顶部上的厚度例如是介于至之间。导体材料层22的形成方法例如是化学气相沉积法。

请同时参照图1C、图2C、图3C以及图4C，继而在导体材料层22上形成掩模结构24。掩模结构24例如是依次包括第一先进图案化薄膜(advanced patterning film，APF)24a、介电抗反射层(dielectric anti-reflective coating film，DARC)24b、第二先进图案化薄膜24c、含硅硬掩模底部抗反射层24d(silicon-containing hard-mask bottom anti-reflection coating，SHB)以及图案化的光刻胶层24e。第一先进图案化薄膜24a的材料例如是非晶碳。介电抗反射层24b的材料例如是氮氧化硅。第二先进图案化薄膜24c 的材料例如是非晶碳。含硅硬掩模底部抗反射层24d的材料例如是有机硅高分子聚合物(organosilicon polymer)、聚硅烷(polysilane)或其组合。图案化的光刻胶层24e的材料例如是正型光刻胶、负型光刻胶或其组合。第一先进图案化薄膜24a的厚度例如是介于至之间。介电抗反射层24b的厚度例如是介于至之间。第二先进图案化薄膜24c的厚度例如是介于至之间。含硅硬掩模底部抗反射层24d的厚度例如是介于至之间。图案化的光刻胶层24e的厚度例如是介于至之间。第一先进图案化薄膜24a、介电抗反射层24b、第二先进图案化薄膜24c以及含硅硬掩模底部抗反射层24d的形成方法例如是化学气相沉积法。图案化的光刻胶层24e的形成方法例如是旋转涂布法搭配光刻工艺。在一实施例中，在形成掩模结构24之前也可以对导体材料层22进行平坦化工艺，以利于后续的图案化工艺。

请同时参照图1C、图1D、图2D、图3D以及图4D，以掩模结构24作为掩模，进行非选择性刻蚀工艺，图案化导体材料层22并移除部分的电荷储存层18以及介电层12，以形成网状结构26。所谓的非选择性刻蚀工艺是指对导体材料层22、电荷储存层18以及介电层12以实质上相等的刻蚀速率进行刻蚀。在一实施例中，导体材料层22对于电荷储存层18以及导体材料层22对于介电层12的刻蚀选择比例如是0.7至1.3。虽然以上列举了刻蚀选择比的范围，但本发明并不限于此。只要能够确保用于形成隔离结构的开口的侧壁上的导体材料层22能够完全被移除，则可以任意调整为所需的刻蚀选择比。非选择性刻蚀工艺例如是干式刻蚀法。干式刻蚀法可以是溅射刻蚀、反应性离子刻蚀等。在一实施例中，非选择性刻蚀工艺中使用的气体例如是NF₃、HBr、CH₄、N₂、He、Ar、SF₆、CH₂F₂及CH₃F。

请再同时参照图1D、图2D、图3D以及图4D，之后移除掩模结构24，裸露出网状结构26。网状结构26具有交叉的多个第一条状物26a与多个第二条状物26b。更具体地说，第一条状物26a在第一方向D1延伸，且位于与鳍状结构14对应的位置。也就是每一第一条状物26a包括鳍状结构14以及位于鳍状结构14上的第一条状导体层25a。第二条状物26b在第二方向D2延伸，且位于基底10上，并且第二条状物26b中的第二条 状导体层25b横跨鳍状结构14。也就是每一第二条状物26b包括鳍状结构14的一部分以及横跨鳍状结构14的第二条状导体层25b。第一条状导体层25a与第二条状导体层25b由图1C、图2C、图3C以及图4C中的导体材料层22图案化而得。第一条状导体层25a与第二条状导体层25b彼此交叉，构成网状层25。

换句话说，网状结构26具有多个孔洞P。孔洞P的周围环绕有第一条状物26a与第二条状物26b。孔洞P位于相邻的两个鳍状结构14之间的开口T(请同时参照图1A以及图1D)中。而且孔洞P延伸至电荷储存层18下方的介电层12中，也就是孔洞P的底部至比鳍状结构14的底部更靠近基底10。移除掩模结构24的方法例如是干式刻蚀法。干式刻蚀法可以是溅射刻蚀或反应性离子刻蚀等。

由于网状结构26是通过进行非选择性刻蚀工艺来形成，因此可有效避免或减少导体材料层22残留在用于形成隔离结构的开口的侧壁上，进而防止所形成的半导体元件之间产生不当的导通。另外，由于导体材料层22图案化成网状层25，因而可在两个方向上赋予足够的支撑力，进而避免图案倒塌的情况。

请再同时参照图1C与1D、图2D、图3D以及图4D，相邻的两个孔洞P在第一方向D1上的间距例如是介于至之间。相邻的两个孔洞P在第二方向D2上的间距例如是介于至之间。孔洞P的面积例如是介于5000nm*nm至10000nm*nm之间。孔洞P的形状例如是圆形、方形、菱形或其组合。虽然以上列举了孔洞P的形状、面积以及间距等，但本发明并不限于此。只要能够确保用于形成隔离结构的开口(也就是孔洞P)的侧壁上的导体材料层22能够完全被移除，则孔洞P可以具有任意的形状、面积以及间距。

请再同时参照图1C与1D、图2D、图3D以及图4D，在一实施例中，每一第一条状物26a的侧壁较每一第二条状物26b的侧壁倾斜。更具体地说，每一第一条状物26a的第一夹角A1可以小于每一第二条状物26b的第二夹角A2。第一夹角A1为位于孔洞P的底部的第一条状物26a的侧壁与基底10的表面之间的夹角。第二夹角A2为位于孔洞P的底部的第二条状物26b的侧壁与基底10的表面之间的夹角。

请再同时参照图1D、图2D、图3D以及图4D，在进行刻蚀的过程中，由于负载效应(1oading effect)的缘故，而使得刻蚀的程度不均，造成所形成的网状结构26的多个孔洞P的侧壁的高度H3可能不完全相同，但因为在后续的工艺中填入孔洞P的是介电材料，因此即使每一孔洞P的高度H3不同，也不会影响到元件整体的电性表现。在一实施例中，网状结构26的多个孔洞P的侧壁的高度H3均不同。在又一实施例中，网状结构26的每一孔洞P的侧壁的高度H3大于第一条状物26a的高度H。举例来说，网状结构26的每一孔洞P的侧壁的高度H3超出第一条状物26a的高度H的30％以上，或者是40％以上。在一实施例中，孔洞P的侧壁的高度H3例如是介于至之间。网状结构26的每一孔洞P的侧壁的高度H3超出第一条状物26a的高度H至通过将网状结构26的每一孔洞P的侧壁的高度H3设为超出第一条状物26a的高度H的30％以上，可更加确保用于形成隔离结构的开口的侧壁上的导体材料层22能够完全被移除。

请同时参照图1E、图2E、图3E以及图4E，继而形成覆盖网状结构26并填满孔洞P的介电材料层28a。介电材料层28a的材料包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电材料层28a在网状结构26上的厚度例如是介于至之间。介电材料层28a的形成方法例如是化学气相沉积法。

请同时参照图1D、图1E与图1F、图2F、图3F以及图4F，进行图案化工艺，例如是光刻与刻蚀工艺，以图案化介电材料层28a以及网状结构26，进而形成多个梳状结构30以及介电柱28。更具体地说，通过上述图案化工艺，留下位于第二条状物26b表面上的顶盖层28b以及位于孔洞P之中的介电柱28。顶盖层28b位于连接部30b上且沿着第二方向D2延伸。此外，通过上述图案化工艺，网状结构26的第一条状物26a被部分移除，留下梳状结构30。每一梳状结构30包括多个梳部30a以及连接部30b。每一梳部30a插入于相邻的两个鳍状结构14之间的开口T中且与相邻的鳍状结构14中的电荷储存层18的侧壁接触(请参照图1A以及图1F)。连接部30b连接梳部30a，且在第二方向D2延伸。在一实施例中，连接部30b在第一方向D1上的长度例如是介于至之间。在一实施 例中，连接部30b之间的间距例如是介于至之间。在一实施例中，连接部30b在第一方向D1的长度W1小于每一介电柱28在第一方向D1的长度W2。

此外，在进行上述图案化工艺时，在形成顶盖层28b以及梳状结构30之后，可以进行过度刻蚀，以移除位于顶盖层28b之间的鳍状结构14的一部分。因此，相邻的两个梳状结构30之间的每一鳍状结构14的高度(第一高度H1)会低于每一梳状结构30之下的每一鳍状结构14的高度(第二高度H2)。在一实施例中，第一高度H1比第二高度H2小至由于负载效应的缘故，相邻的两个梳状结构30之间的导体材料有可能发生移除不完全的情况，但通过进行过度刻蚀并移除位于顶盖层28b之间的鳍状结构14的一部分，可以确保在进行上述图案化工艺之后，相邻的两个梳状结构30之间不会因为导体材料的残留而互相导通。

请同时参照图1F、图2F、图3F以及图4F，本发明的半导体元件包括基底10、介电层12、多个鳍状结构14、多个梳状结构30以及多个介电柱28。介电层12位于基底10上。多个鳍状结构14位于介电层12上，且在第一方向D1延伸。鳍状结构14包括堆叠层16以及电荷储存层18。堆叠层16包括交互堆叠的多个导体层16a以及多个介电层16b。相邻的鳍状结构14之间具有开口T。电荷储存层18覆盖在堆叠层16的表面以及介电层12上。

请同时参照图1F、图2F、图3F以及图4F，梳状结构30可以是导体材料。每一梳状结构30包括多个梳部30a以及连接部30b。多个梳部30a插入于相邻的两个鳍状结构14之间的开口T中且与相邻的鳍状结构14中的电荷储存层18的侧壁接触。连接部30b在第二方向D2延伸，位于电荷储存层18上且与梳部30a连接。

多个介电柱28插入于相邻的两个鳍状结构14之间的开口T中且与相邻的鳍状结构14的侧壁以及梳状结构30的梳部30a接触，且延伸至较鳍状结构14更靠近基底10的位置(也就是介电柱28延伸至电荷储存层18下方的介电层12中)。多个介电柱28的高度H3可以不完全相同。在一实施例中，多个介电柱28的高度H3均不同。在另一实施例中，每一介电柱28的高度H3大于鳍状结构14的高度H1。举例来说，每一介电柱28的 高度H3超出鳍状结构14的高度H1的30％以上，或者是40％以上。

在一实施例中，每一鳍状结构14的侧壁可以较每一梳部30a的侧壁倾斜。更具体地说，每一鳍状结构14(也就是电荷储存层18)的第一夹角A1小于每一梳部30a的第二夹角A2。第一夹角A1为每一鳍状结构14的侧壁与基底10的表面之间的夹角，第二夹角A2为每一梳部30a的侧壁与基底10的表面之间的夹角。每一连接部30b在第一方向D1的长度W1可与每一介电柱28在第一方向D1的长度W2不同。在一实施例中，每一连接部30b在第一方向D1的长度W1小于每一介电柱28在第一方向D1的长度W2。

请再同时参照图1F、图2F、图3F以及图4F，每一鳍状结构14在第一方向D1的高度可以不同。在一实施例中，每一鳍状结构14的一部分的第一高度H1低于每一鳍状结构14的另一部分的第二高度H2。第一高度H1为位于相邻的两个梳状结构30之间的每一鳍状结构14的高度。第二高度H2为位于每一梳状结构30之下的每一鳍状结构14的高度。

请再同时参照图1F、图2F、图3F以及图4F，本发明的半导体元件可以还包括多个顶盖层28b。多个顶盖层28b位于梳状结构30的连接部30b上，且沿着第二方向D2延伸。

综上所述，本发明实施例通过进行非选择性刻蚀工艺并形成网状结构，可有效去除残留在沟道的侧壁的材料层，进而防止所形成的半导体元件之间产生不当的导通。另外，由于导体材料层图案化成网状，因而可在两个方向上赋予足够的支撑力，进而避免图案倒塌的情况。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，故本发明的保护范围当视权利要求所界定者为准。